第5章组合电路的自动化设计与分析.pptVIP

第5章 组合电路的自动化设计与分析 5.1 手工数字技术存在的问题 5.2 数字技术自动设计与分析流程 5.2 数字技术自动设计与分析流程 5.2 数字技术自动设计与分析流程 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.3 原理图输入法逻辑电路设计 5.4 引脚锁定和编程下载 5.4 引脚锁定和编程下载 5.4 引脚锁定和编程下载 5.4 引脚锁定和编程下载 5.4 引脚锁定和编程下载 5.4 引脚锁定和编程下载 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 5.5 用Verilog来表述广义译码器 用Verilog表述真值表及组合电路的设计 3. 完成电路设计 用Verilog表述真值表及组合电路的设计 4. 逻辑功能测试 三人表决电路的语句表述方式 三人表决电路的语句表述方式 Verilog对广义译码器的其它表述方式 1. 文字表达方式的多路选择器设计 * * 1.低速。 2.设计规模小。 3.分析技术无法适应需要。 4. 设计效率低成本高。 5.可靠性低。 6.体积大功耗大。 7.功能有限。 8.无法实现功能升级。 9. 知识产权不易保护。 问 题 设计输入方式 硬件描述语言 逻辑综合 适配 时序仿真与功能仿真 编程下载与硬件测试 QuartusII软件简介 电路原理图编辑输入 电路原理图编辑输入 （1）新建一个文件夹。 （2）打开原理图编辑窗。 （3）文件存盘。 创建工程 （1）打开建立新工程管理窗。 （2）将设计文件加入工程中。 创建工程 （3）选择目标芯片。 （4）工具设置。 创建工程 （5）结束设置。 创建工程 （6）编辑构建电路图。 功能简要分析 编译前设置 （1）选择FPGA目标芯片。 编译前设置 （2）选择配置器件的工作方式。 （3）选择配置器件和编程方式。 编译前设置 （4）双功能输入输出端口设置。 （5）选择目标器件闲置引脚的状态。 全程编译 时序仿真测试电路功能 （1）打开波形编辑器。 （2）设置仿真时间区域。 （3）波形文件存盘。 时序仿真测试电路功能 （4）将工程top的端口信号名选入波形编辑器中。 时序仿真测试电路功能 （5）编辑输入波形（输入激励信号）。 时序仿真测试电路功能 （6）仿真器参数设置。 （7）启动仿真器。 时序仿真测试电路功能 （8）观察分析仿真结果。 引脚锁定 （1） 打开工程。 引脚锁定 （2）双击“TO”栏的《new》，即出现一按钮，点击此按钮，并选择出现的菜单中的Node Finder项。 （3）最后保存这些引脚锁定的信息后，必须再编译（启动Start Compilation）一次，才能将引脚锁定信息编译进编程下载文件中。 配置文件下载 （1）打开编程窗。 配置文件下载 （2）设置编程器。 （3）测试JTAG口。 （4）硬件测试。 JTAG间接模式编程配置器件 1. 将SOF文件转化为JTAG间接配置文件。 JTAG间接模式编程配置器件 2. 下载JTAG间接配置文件。 用Verilog表述真值表及组合电路的设计 1. Verilog表述 用Verilog表述真值表及组合电路的设计 2. 将Verilog文本表述转化为电路元件 * * *