毕业论文：基于PFGA的数字跑表.doc

PAGE  PAGE 21 基于FPGA的数字跑表 学院：物电学院 姓名：蔡金花 学号班级：08（27）班 日期：2011年6月28日 目录  TOC \o 1-2 \h \z \u  HYPERLINK \l _Toc297045780 一、实例的主要内容  PAGEREF _Toc297045780 \h 3  HYPERLINK \l _Toc297045781 二、实验目标：  PAGEREF _Toc297045781 \h 4  HYPERLINK \l _Toc297045782 1初步掌握Verilog HDL语言的设计方法  PAGEREF _Toc297045782 \h 4  HYPERLINK \l _Toc297045783 2、完成一个数字跑表的设计。  PAGEREF _Toc297045783 \h 4  HYPERLINK \l _Toc297045784 三、实验原理：  PAGEREF _Toc297045784 \h 4  HYPERLINK \l _Toc297045785 四、程序代码及分析  PAGEREF _Toc297045785 \h 5  HYPERLINK \l _Toc297045786 五、实验步骤  PAGEREF _Toc297045786 \h 9  HYPERLINK \l _Toc297045787 5.1新建一个文件夹，  PAGEREF _Toc297045787 \h 9  HYPERLINK \l _Toc297045788 5.2创建工程  PAGEREF _Toc297045788 \h 10  HYPERLINK \l _Toc297045789 5.3 编译、运行程序  PAGEREF _Toc297045789 \h 13  HYPERLINK \l _Toc297045790 5.4导入波形  PAGEREF _Toc297045790 \h 14  HYPERLINK \l _Toc297045791 5.5显示波形  PAGEREF _Toc297045791 \h 17  HYPERLINK \l _Toc297045792 5.6波形运行后结果  PAGEREF _Toc297045792 \h 18  HYPERLINK \l _Toc297045793 5.7引脚分配  PAGEREF _Toc297045793 \h 20  HYPERLINK \l _Toc297045794 5.8引脚分配完成图  PAGEREF _Toc297045794 \h 21  HYPERLINK \l _Toc297045795 六、设计心得  PAGEREF _Toc297045795 \h 22  HYPERLINK \l _Toc297045796 七、参考文献  PAGEREF _Toc297045796 \h 22  一、实验的主要内容 通过对Verilog HDL语言的编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时器。 数字跑表的显示可以通过编写数码管显示程序来实现， 实现了计数及进位的设计，通过几个always模块的设计实现一个特定用途的模块数字跑表。 二、实验目标： 1初步掌握Verilog HDL语言的设计方法 2、完成一个数字跑表的设计。 三、实验原理： 本字跑表首先要从最低位的百分秒计数器开始，按照系统时钟进行计数。计数至100后向秒计数器仅为，秒计数器一百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数。 数字跑表巧妙地运用进位位作为时钟来 减少计数的位数。如果统一使用系统时钟作为计数时钟，那秒计数器将是一个6000进制的计数器，额分计数器将是一个3600000进制的计数器。这将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟，只需要一个100进制的计数器和两个60进制的计数器。 在实际的设计中，为了是计数器更加简单，计数器使用高低位两个计时器来实现。100进制计数器分别是最高位10进制计数器，地位10进制计数器，60进制计数器分别是高6进制计数器，低位10进制计数器。这样整个数字跑表使用6个计数器来实现。 同时由于10进制计数器重复使用了5次，可以使用独立的模块实现十进制计数器，这样就可以通过模块复用来节省整个模块使用的资源。 数字跑表提供了清零为CLR和暂停位PAUSE