基于DSPBuilder的FIR滤波器的设计与实现.doc

基于DSP Builder 的FIR 滤波器的设计与实现 摘要: 现场可编程门阵列( FPGA) 器件以其灵活的可配置特性, 可以很好地解决并行性和速度问题而广泛应用于数字信号领域,但使用VHDL VerilogHDL 语言进行设计的难度较大。提出了一种采用DSP Builder 实现有限冲激响应滤波器的设计方案, 并以一个16 阶低通FIR 数字滤波器的实现为例,设计并完成软硬件仿真与验证。结果表明,该方法简单易行,能满足设计要求。 关键词: 有限冲激响应滤波器; 现场可编程门阵列; DSP Builder Design and implementation of finite impulse r esponse(FIR) filter based on DSP Builder Abstr act: In the field of digital signal processing, field programmable gate array (FPGA) design is one of the most important methods for its feature of reconstruction and ISP.It is widely used for excllently solving the problem of parallel and speed.Using a modern development technology of DSP (DSP Builder) implementation for example, the FPGA design, which was verified in the digital signal process circuit of an 16- order FIR filter was mainly presented. Key words: FIR filter; FPGA; DSP Builder 1 引言 FIR数字滤波器在数字信号处理的各种应用中发挥着十分重要的作用，它能够提供理想的线性相位响应，在整个频带上获得常数群时延，从而得到零失真输出信号，同时它可以采用十分简单的算法予以实现。这些优点使FIR滤波器成为设计工程师的首选。, 如对信号的过滤、检测、预测等, 都要使用滤波器, 数字滤波器是数字信号处理(DSP, Digital Signal Processing) 中使用最广泛的一种器件。常用的数字滤波器有无限长单位脉冲响应( IIR) 滤波器和有限长单位脉冲响应( FIR) 滤波器两种[1], 其中FIR 滤波器能提供理想的线性相位响应, 在整个频带上获得常数群时延从而得到零失真输出信号; 同时它可以采用十分简单的算法实现。这两个优点使FIR 滤波器成为明智的设计工程师的首选。在采用VHDL 或VerilogHDL 等硬件描述语言设计数字滤波器时, 由于程序的编写往往不能达到良好优化而使滤波器性能表现一般。而采用调试好的IP Core 需要向Altera 公司购买。我采用了一种基于DSP Builder 的FPGA 设计方法, 使FIR 滤波器设计较为简单易行, 并能满足设计要求。 1 FIR滤波器介绍 1．1 FIR滤波器原理 ??? 对于一个FIR滤波器系统，它的冲激响应总是有限长的，最具体的FIR滤波器可用下式表示：??? 式中：r是FIR滤波器的抽头数；x(n-r)是延时，r个抽头的输入信号；b(r)是第r级抽头数(单位脉冲响应)；M是滤波器的阶数；y(n)表示滤波器的输出序列。滤波器就是寻求一个可实现的系统函数H(z)，使其频率响应H(ejω)满足所希望得到的频域信号，也可以用卷积的形式来表示： ??? y(n)=z(n)*h(n) 典型的直接I型FIR滤波器如图1表示，其输出序列y(n)满足下式： 1．2 设计要求 ??? 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统。它的设计步骤是先根据需要确定其性能指标，设计一个系统函数h(n)逼近所需要的性能指标，滤波器的系数计算可以借助Matlab强大的计算功能和现成滤波器设计工具来完成，最后采用有限的精度算法实现。该系统的设计指标为：设计一个16阶的低通滤波器，选模拟信号的采样频率Fs为5 kHz，要求信号的截止频率Fc=1 kHz，输入序列的位宽为9位(最宽位为符号位)。激励源为幅值为27，频率为800 Hz与1 600 Hz两个信号的混频信号。2 基于DSP Builder设计FIR滤波器 2．1 DSP Builder介绍 ??? DSP Builder是美国Al-tera公司推出的一个面向DSP开发的系统级设计工具，它在Quartus设计环境中集成了Matlab