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SDRAM :同步动态随机存储器。 同步是指其时钟频率与CPU前端总线的系统时钟频率相同，且内部的命令发送和数据的传输都以它为基准；动态指存储阵列需不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据的读写。 一.SDRAM的内存模组和基本结构 平时我们看到的SDRAM都是以模组形式出现的，为什么要做成这种形式呢？首先介绍一些有关SDRAM外观的基本概念。 1.物理 Bank (Physical Bank):内存总线等同于CPU数据总线的位宽。单位为Bit。简称P- Bank。 注意： P- Bank是SDRAM及以前传统内存特有的概念，在RDRAM中以Channel取代。 2.芯片位宽：每个传输周期能提供的数据量。（存储单元的容量） 小结： P- Bank其实就是一组内存芯片的集合。这个集合的容量不限，但是这个集合的总位宽必须与CPU数据位宽相符。 3.DIMM：Double In-line Memory Module,双列内存模组。模组电路板与主板插槽的接口有两列引脚。 DIMM是SDRAM集合形式的最终体现，每个DIMM至少包含一个P- Bank的芯片集合。 二.SDRAM内存芯片的内部结构 1.逻辑Bank（Logical Bank）：存储阵列。 2.芯片位宽（SDRAM内存芯片传输一次的数据量）：存储单元的容量。 3.内存芯片的容量： 存储单元数量=行数*列数*L-Bank的数量 =M（存储单元的总数）*W（每个存储单元的容量） 三.SDRAM的引脚与封装 四.SDRAM的内部基本操作与工作时序 1.芯片初始化：在SDRAM内部有一个LCU，并且有一个模式寄存器（MR）为其提供控制参数。因此，每次开机时SDRAM都要先对这个控制逻辑核心进行初始化。初始化的过程包括：200us的输入稳定周期，预充电（Precharge）,刷新(Refresh)周期和模式寄存器的设置（Mode Register Set，MRS）。其中MRS由北桥芯片在BIOS的控制下进行，寄存器的信息由地址线提供。 2.行有效： 初始化完成后，要对一个L-Bank中的阵列进行寻址，首先要确定行（Row），使之处于活动状态（Active），然后再确定列。在这个过程中，片选和L-Bank的定址与行有效同时进行。 在CS#，L-Bank定址的同时，RAS（Row Address Strobe,行地址选通脉冲）也处于有效状态。此时An地址线则发送具体的行地址。 行有效也称为L-Bank有效。 3.列读写： 行地址确定以后，就要对列地址进行寻址。在SDRAM中，行地址与列地址是共用的（地址复用）。 列寻址信号与读写命令是同时发出的，CAS（Column Address Strobe,列地址选通脉冲）可以区分行与列寻址的不同。 在发送列读写命令时，与行有效命令有一个间隔，这个间隔定义为tRCD（RAS to CAS Delay, RAS至CAS延迟）。也可以理解为行选通周期。这应该是根据芯片存储阵列电子元件响应时间（从一种状态到另一种状态变化的过程）所制定的延迟。 tRCD是SDRAM的一个重要时序参数。广义的tRCD以时钟周期（ tCK，Clock Time）数为单位。 4.数据输出（读）： 在选定列地址后，就确定了具体的存储单元，之后就是数据通过数据I/O通道（DQ）输出到内存总线。 但是在CAS发出之后，需要经过一定的时间才能有数据的输出。从CAS与读取命令发出到第一笔数据输出的这段时间，定义为CL（CAS Latency，CAS潜伏期）。因为CL只在读取时出现，故又称为读潜伏期（RL，Read Latency）。CL的单位与tRCD一样，为时钟周期。 但是，CAS并不是在经过CL周期后才送达存储单元的。CAS与RAS都是瞬间到达的， 甚至CAS的响应时间还要快一些。 由于芯片体积的原因，存储单元中的电容容量很小，所以信号需要经过放大来保证被有效识别。这个放大/驱动工作就由读出放大器（Sense Amplifier ,S-AMP）负责，一个存储体对应一个S-AMP通道。但它要有一个准备时间才能保证信号的发送强度（事先还要进行电压的比较以进行逻辑电平的判断），因此从数据I/O总线上有数据输出之前的一个时钟上升沿开始，数据即已传向S-AMP。也就是说，此时数据已经被触发，经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间定义为tAC(Access Time from CLK，时钟触发后 的访问时间）。 tAC的单位是ns。对于不同的频率各有不同的明确规定，但必须要小于一个时钟周期，否则会因访问时间过长而使效率降低。 不过，原本逻辑状态为1的电容在读取操