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可综合代码编写 第一课时 1.1 设计可综合状态机指导原则 如果实际设计基于FPGA 平台，则建议状态编码机制采用独热码编码。在 状态转换实现语句中采用case 语句建立状态机模型，因为采用case 语句表达清 晰明了，可以方便的从当前状态分支转向到下一个状态并设置输出。在 case 语 句中若存在多余状态，则一定要加上 default 项，并将状态变量设置为‘bx ，即 告知综合器：case 语句以及指定了所有的状态。这样综合器就可以删除不需要的 译码电路，使生成的电路简洁，并与设计要求一致。 在设计状态机时，必须对状态明确赋值。通常使用参数parameter 来定义。 例如： parameter state1 ＝ 2’h1, state2 ＝ 2’h2; 1.2 综合的一般选择 综合的一般原则为：  综合之前一定要进行仿真，因为仿真会暴露很多逻辑错误。如果不进行 仿真，没有发现的逻辑错误会进入综合器，这样综合的结果会产生同样的逻辑错 误。  每一次布局布线后都要进行仿真，在器件编程或流片之前要作最后的仿 真。 用组合逻辑建模电平敏感逻辑功能，用时序逻辑建模沿敏感逻辑功能。 1.3 语言指导原则 1.3.1 always 块  每个 always 块只能有一个事件控制@ （event －expression ），而且要紧跟在always 关键字后面。  always 块可以表示时序逻辑或组合逻辑，如果组合逻辑简单建议采用连续赋值语 句。  带有posedge 和negedge 关键字的事件表达式表示沿触发的时序逻辑，没有这个两 个关键字的表示组合逻辑或电平敏感逻辑。在表示时序逻辑或组合逻辑的事件控制表达式 中，若有多个沿或多个电平，其间必须要or 关键字隔开。  每个表示时序逻辑的 always 块只能由一个时钟跳变沿触发，置位或复位最好也由 该跳变沿触发（即同步置位或复位）。  每个在always 块内被赋值的信号都必须定义成reg 型或整型。整型变量（integer ） 变量默认为32bits，使用Verilog 操作符可对其进行二进制求补运算。  always 块中应避免组合反馈回路。每次执行always 块时，在生成组合逻辑的always 块中被赋值的信号必须有明确的值；否则，会综合出锁存器来保持赋值前的最好一个值。 1.3.2 赋值  对一个寄存器型（reg ）和整型（integer ）变量给定位的赋值，只允许在一个always 块内进行，如果在另一always 块中也对其赋值，是非法的。  把某一信号值赋为‘bx ，综合器就会把它解释成无关状态，因而综合器为其生成的 电路最为简洁。