使用△-∑转换器进行同步采样(下) - AD转换资料.pdfVIP

STRUMENTS 下!公司数据采集产品部应用工程师 下omHendrick 使用△-2:转换器进行同步采样(下) SimultaneousSamplingwithDelta-SigmaConverters CLK与SCLK的计时 个系统CLK的ADC的数量增加时 确定系统时钟频率的实用方法之 不论系统中ADC的数量是多少， DRDY的周期保持不变(固定的384 一是查看主机处理器提供的串行时 一定要保持 ADS1252中DOUT/ 个CLK周期)。这就意味着必须加快 钟 因为大多数微控制器及DSP仅 DRD丫的计时关系。通常对于数据转 来自每个ADC的数据的访问速度。 有不多的几项串行通信选项。以最大 换器的个数为n时为DOU丁模式分 表2显示了要与DOUT/DRDY 串行接口时钟为2MHz的处理器为 配的时间以秒为单位可以表示为: 周期(采用16MHz的系统时钟频率) 例。如果SCLK周期TSCLK=500ns 348XtCLK 匹配，SCLK必须保持的速度。 则对于24位数据而言24 ‘TSCLK= tDOU丁n()二 而 一 (1) 由于MSP430的串行外设接口 12娜。这表示从任何ADC读出数据 我们将ADS1252的最大CLK指 仅能以8位传送进行 要从每个ADC 的时间(toou下)至少为12pso所以如 定为16MHz。因而TCLK为62.5ns 中接收完整的24位数据则需要3个8 果有5个ADC同时进行数据采样 并且tDOUT以秒为单位可得到为; 位的访问宽带，也就是共24个SCLK 则系统至少需要5x128s(60}ts)来 21.75对仓6 时长。要访问5个ADC的数据 那 读取所有5个数据通道的信息。根据 DOUT(n)-— 下--一 (2) 么需要5x24个SCLK时长。主机处 等式2.最大MCLK将为5.8MHz, 非常重要的一点是:当共享同一 理器要确保在下一个DRD丫时间开始 与上述程序相反，我们可从固定 之前 完成所有的访问，否则，转换 的系统时钟CLK频率来确定SCLK 表2与DOUT/DRD丫周期匹配的 数据将被覆写。 频率。假设CLK为10MHz，则toou丁 SCLK速度要求 上述表2假设适用于ADS1252 为34.8ps(348x100ns)。如果在此 ADC的数量 喻IT(N8)SCLK(MHz) 的最大系统时钟频率为16MHz。为了 时段内，要求5个ADC都要向主机 1 21.750 1.1 确定特定处理器的系统CLK速率，我 系统发送数据 则每个ADC可供发 2 10.875 2.2 们需要验证主机处理器的串行接口为 送数据的时间仅为34.8Rs/5或6.96 3 7.2500 3.3 4 5.4375 4.4 SCLK提供的最大速度。该信息还可 ps。即每个ADC需要在6.96}ts内传 5 43500 5.5 用来确定转换 ’n个‘转换器的24位 输24位数据。如果一个数据位在连 数据所需的时间。这将反过来可以确 续的SCLK边缘传输 则 二SCLK 表3当CLK为32.768kHz时，确定 定设计中能用的最大系统时钟频率。 6.96ps/24=290ns.于是SCLK为1/ tDOD:及SCLK的值。 在一套多个ADC的系统中 如果系 ‘SCLK=3.45MHz。由于将来源于众 ADC的数量 }QU:(-M-S) SCLK(陷) 统时钟大于计算出的最大值 则表示 多微处理器串行端口的SCLK频率限 1 10.61 442.1