systemVerilog快速入门PPT说课讲解.ppt

SystemVerilog 讲座 ;Verilog HDL的发展历史;为什么称 SystemVerilog 3.x?;SystemVerilog是Verilog-2001扩展后的超集;SystemVerilog是Verilog-2001扩展后的超集;SystemVerilog是Verilog-2001扩展后的超集;SystemVerilog是Verilog-2001扩展后的超集;SystemVerilog提高设计效率;提高了设计效率;极大地提高了仿真速度仅一种语言就能解决设计和测试问题;SyestemVerilog的全面验证和设计; SystemVerilog 设计语言;Verilog-2001 的事件调度;编写代码的八项原则 ;SystemVerilog的基本数据类型;几乎通用的数据类型—logic(等价于原来的 reg类型);用户定义的类型---typedef;设计策略：用各种typedefs;已确定的和待确定的类型;Verilog-2001 数据类型（模块内部）;Verilog-2001 数据类型（模块外部）;Verilog-2001 数据类型（模块内部、外部和测试放在一起）;SystemVerilog—对端口定义没有限制;SystemVerilog表示数字的语法有改进;特定逻辑过程;always_comb特定逻辑过程;always_latch特定逻辑过程;always_ff特定逻辑过程;always @* 与 always_comb 的差别; Void 函数; always_comb 与 Void 函数; always_ff 用于双数据率（DDR）时序逻辑？？; 设计意图—unique/priority  ; 设计意图— priority  ; 设计意图— Unique  ;Moore FSM举例 - - 状态图  ;两个always块的编码风格（符号、参数赋值—时序always块）;两个always块的编码风格（组合逻辑always块-连续赋值输出）;两个always块的编码风格（组合逻辑always块-always阻塞赋值输出）;枚举（enumerated）数据类型（更高抽象层面的功能强大的数据类型）;枚举类型的抽象 ;枚举--赋整型值 ; 在 FSM 设计用3个always块 应用枚举 ;枚举 — 指定四状态值 ;在 FSM 设计用3个always块 应用赋值枚举 ;在 FSM 设计用3个always块 SystemVerilog 3.0 - 应用赋值枚举 ;在 FSM 设计用3个always块 SystemVerilog 3.0 - 应用赋值枚举 ;枚举类型 – 波形显示 ;循环语句的性能得到增强;隐含的端口连接;中央算术逻辑单元（CALU）方块图;中央算术逻辑单元（CALU）模块之一;中央算术逻辑单元（CALU）模块之二;中央算术逻辑单元（CALU）顶层模块 用 * 表示隐含的端口; 隐含 .name 和 . * 端口连接的规则;CALU顶层模四种不同端口连接代码长度不同;隐含端口连接的缺点 ;端口连接时用别名 ;用 .* 隐含端口连接的优缺点;第二讲：;设计和验证只需用同一种语言大大提高工作效率;打包的和未打包的数组;未打包的四维数组;打包的一维数组和未打包的三维数组;打包的二维数组和未打包的二维数组;打包的四维数组 ;数据的组织 ;数据的组织 ;数据的组织 ;数据的组织打包的结构和打包的联合 ;数据的组织打包的结构和打包的联合 ; 第三讲SystemVerilog 模块的接口 ;实例模块端口的连接;接口的功能;SystemVerilog的接口 ;接口是什么？;接口的引用 变量和函数 ;接口如何工作 ;接口如何工作 ;接口如何工作 ;接口的使用 ;接口的合法使用 ;接口的非法使用 ;简单的接口 ;带端口的简单接口 ;带模块端口的简单接口 ;与接口一起工作---tb 的任务 ;接口任务 ;接口 -- 不要都用线网类型 ;第三讲;SystemVerilog 的时钟和程序块;SystemVerilog 功能强大的断言;SystemVerilog 提高了验证效率;Final 块 ;SystemVerilog 事件调度的改进 ;SystemVerilog 命令的调度 ;时钟块 ;时钟的歪斜 ;时钟的同步接口 ;SystemVerilog新的调度命令 ;缺省的时钟和同步驱动 ;程序块 ;SystemVerilog DPI ;SystemVerilog 简化了C模块的调用; 直接调用C模块; SystemVerilog 和 SystemC; SystemVerilog 和