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/F3+0 18 Tf
21.6 TL
(\200\201) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 490.957 Tm
0.064 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9fe8e9eae2da> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 302.115 490.957 Tm
-0.026 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(EDA) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0.075 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 523.184 490.957 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\073) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0.08 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\251) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 659.265 490.957 Tm
-0.026 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(EDA) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 699.27 490.957 Tm
0.108 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\200\201) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 467.557 Tm
0.074 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 446.655 467.557 Tm
-0.027 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(EDA) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 486.825 467.557 Tm
0.064 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<8081eff0f1f2d7f3f4adaeafb09fa7a8> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 444.337 Tm
0.072 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 537.225 444.337 Tm
-0.072 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(FPGA) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 586.725 444.337 Tm
0.08 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9fafb0b1e8e9bb> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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-0.078 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(SOPC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 761.73 444.337 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9f> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0.08 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\257\260\261) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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-0.029 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(ASIC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 363.135 420.937 Tm
0.081 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9ffcfdafb0fe91d4ca> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 525.885 420.937 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 385.315 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 363.896 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 153.03 326.995 Tm
-0.072 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(2\056) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 166.71 326.995 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 326.995 Tm
0.179 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\224\233) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 229.89 326.995 Tm
-0.026 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(EDA) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 270.03 326.995 Tm
0.059 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\200\201\234\235\207\236\267) Tj
/F3+1 18 Tf
21.6 TL
<00010203> Tj
/F3+0 18 Tf
21.6 TL
<869f949b> Tj
/F3+1 18 Tf
21.6 TL
(\004) Tj
/F3+0 18 Tf
21.6 TL
(\244\245) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 631.545 326.995 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040\040\040\040\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 651.344 326.995 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\246) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 669.344 326.995 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 156.99 289.69 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 289.69 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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-0.054 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(A\072) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0.072 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\251) Tj
/F3+1 18 Tf
21.6 TL
(\005\006) Tj
/F3+0 18 Tf
21.6 TL
() Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 390.314 246.49 Tm
-0.065 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(VHDL) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 437.114 246.49 Tm
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(\040B\072) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 456.734 246.49 Tm
0.18 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\253\251) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 533.984 246.49 Tm
-0.089 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(ASIC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 576.645 246.49 Tm
0.092 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9f88fdafb0b1e8e9> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 721.59 246.49 Tm
-0.117 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(\040C\072) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 740.129 246.49 Tm
0.18 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\253) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 221.452 Tm
0.179 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\251) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 229.89 221.452 Tm
-0.029 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(ASIC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 272.73 221.452 Tm
0.069 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9ffcfdafb0b1e8e9> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 417.495 221.452 Tm
-0.018 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(\040D\072) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 438.015 221.452 Tm
0.054 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\253\251) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 514.905 221.452 Tm
-0.072 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(SOC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 552.165 221.452 Tm
0.069 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
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T*
ET
BT
1 0 0 1 0 0 Tm
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0.044 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(\040E\072) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 715.829 221.452 Tm
0.18 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
() Tj
/F3+1 18 Tf
21.6 TL
(\007) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 199.69 Tm
-0.012 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(FPGA) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 238.709 199.69 Tm
0.097 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9fafb0b1e8e9> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 347.475 199.69 Tm
-0.063 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(\040F\072) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 365.655 199.69 Tm
0.108 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\253\251) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 442.695 199.69 Tm
-0.018 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(SOPC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 491.144 199.69 Tm
0.046 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9fafb0b1e8e9b4b5> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 635.505 199.69 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 174.652 Tm
0.179 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\213\214) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 225.39 174.652 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\072) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 230.25 174.652 Tm
0.071 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\251) Tj
/F3+1 18 Tf
21.6 TL
(\005\006) Tj
/F3+0 18 Tf
21.6 TL
() Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 415.695 174.652 Tm
-0.053 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(VHDL\073) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 467.534 174.652 Tm
0.108 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\253\251) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 544.605 174.652 Tm
-0.03 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(ASIC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 587.444 174.652 Tm
0.092 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9ffcfdafb0b1e8e9> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
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0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\073) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 737.25 174.652 Tm
0.18 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
() Tj
/F3+1 18 Tf
21.6 TL
(\007) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 189.03 152.897 Tm
-0.012 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(FPGA) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 238.709 152.897 Tm
0.097 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9fafb0b1e8e9> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 347.475 152.897 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\073) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 352.335 152.897 Tm
0.053 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\253\251) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 429.195 152.897 Tm
-0.018 Tc
0 0 0 rg
/F2+0 18 Tf
21.6 TL
(SOPC) Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 477.614 152.897 Tm
0.069 Tc
0 0 0 rg
/F3+0 18 Tf
21.6 TL
<9fafb0b1e8e9b4b5> Tj
T*
ET
BT
1 0 0 1 0 0 Tm
1 0 0 1 622.185 152.897 Tm
0 0 0 rg
/F3+0 18 Tf
21.6 TL
(\040) Tj
T*
ET
Q
q
0 0 595.2756 841.8898 re
W
n
1 0 0 1 0 0 cm
BT
/F1403908c5-2dd6-4c91-8608-cf592315dd23 12 Tf
14.4 TL
ET
BT
1 0 0 1 64.26 35.64 Tm
/F2+0f397c76a-8f7d-422b-9360-71039df6fb9a 16 Tf
19.2 TL
(EDA\200\201\202\203\204\205\206\207\210\211\212\213\2142023\215\216\217\220\221\222\223\224\055\055\2251\226) Tj
T*
ET
BT
1 0 0 1 64.26 1152.36 Tm
/F2+0f397c76a-8f7d-422b-9360-71039df6fb9a 16 Tf
19.2 TL
(EDA\200\201\202\203\204\205\206\207\210\211\212\213\2142023\215\216\217\220\221\222\223\224\055\055\2251\226) Tj
T*
ET
Q
endstream
endobj
10 0 obj
<>
endobj
11 0 obj
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