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基于PLL时钟倍频配置实验.pdf

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    PLL配置实验

    PLL，即锁相环。简单的理解，给PLL一个时钟输入（一般是外部晶振时钟），

    然后经过PLL的处理以后，在PLL的输出端口就可以得到一定范围的时钟频

    率。其之所以应用广泛，因为从PLL输出得到的时钟不仅仅从频率和相位上比较

    稳定，而且其时钟网络延时也相比逻辑产生的分频时钟要小得多。下面就

    如何配置一个PLL做一些说明。

    1.PLL的配置需求

    假定设计者已经新建了一个工程，然后需要配置

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