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第六章-并行信号赋值语句-VHDL语言-教学.ppt

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    6．3并行信号赋值语句

    并行信号赋值语句有三种形式：

    ⑴简单信号赋值语句。

    ⑵条件信号赋值语句。

    ⑶选择信号赋值语句。;6．3．1简单信号赋值语句

    简单信号赋值语句格式如下：

    赋值目标=表达式;例6–1

    ARCHITECTUREcurtOFbc1IS

    SIGNALs1,e,f,g,h:STD_LOGIC；

    BEGIN

    output1=aANDb；

    output2=c+d；

    g=eORf；

    h=eXORf；

    s1=g；

    ENDARCHI

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