格型拓扑结构下片上网络路由算法的优化与创新研究.docx

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2025-10-13 发布于上海
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格型拓扑结构下片上网络路由算法的优化与创新研究

一、引言

1.1研究背景与意义

在半导体工艺技术持续进步的当下，集成电路上可容纳的晶体管数目遵循“摩尔定律”不断增加，这使得芯片的集成度大幅提升。在这样的发展趋势下，单核处理器的性能虽因晶体管数量增多而有所增强，但其架构设计却面临着诸多严峻挑战，如功耗急剧攀升、资源利用率逐步降低以及可靠性不断下降等问题。并且，通过提升处理器主频、采用先进指令集和大容量高速缓存阵列等方式来提高单核处理器性能，与所付出的急剧增加的功耗相比，收益愈发有限。为有效利用庞大数目的晶体管，并在保证较低功耗的同时进一步提升处理器性能，多核处理器的设计成为解决这一问题的关