通信自动化数电课件—第六章时序逻辑电路 .pptVIP

教学内容;

;二、时序电路的一般结构形式与功能描述方法;从控制时序状态的脉冲源来分：;从输出信号的特点分类：;特性方程：描述触发器逻辑功能的逻辑表达式。

驱动方程：（激励方程）触发器输入信号的逻辑表达式。

时钟方程：控制时钟CLK的逻辑表达式。

状态方程：（次态方程）次态输出的逻辑表达式。

输出方程：输出变量的逻辑表达式。;;状态转换真值表;给定电路;例;设电路初始状态为Q3Q2Q1=000，则;设电路初始状态为Q3Q2Q1=000，则;依次类推;画状态转换图;④作时序图;例;输入;输入;④作时序图;异步与同步时序电路的根本区别在于前者

不受同一时钟控制，而后者受同一时钟控制。

因此，分析异步时序电路时需写出时钟方程，

并特别注意各触发器的时钟条件何时满足。;分析举例;1.写方程式;1.写方程式;2.列状态转换真值表;2.列状态转换真值表;2.列状态转换真值表;4.画状态转换图和时序图;必须画出一个计数周期的波形。;6.3若干常用的时序逻辑电路;在控制信号作用下，可实现右移也可实现左移。;单向移位寄存器;

;74LS194A，左/右移，并行输入，保持，异步置零等功能;;74194功能表;RD’;应用;启动;状态转换图;;例42片74LS194A接成8位双向移位寄存器;74LS194;74LS194;;分类;①同步二进制加法计数器

原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。

由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：T0始终等于1

;;计数脉冲的频率f0，

Q0、Q1、Q2、Q3

端输出的脉冲频率

为1/2f0、1/4f0、1/8f0

和1/16f0称为分频器。;同步4位二进制加法计数器74161;4位同步二进制计数器74161功能表;(a)引脚排列图;如要求Y端产环序列信号，如何改变电路的连接？;;原理：根据二进制减法运算规则可知：在多位二进制数减1时，若第i位以下皆为0时，则第i位应当翻转，否则应保持不变。

由此得出规律，若用T触发器构成计数器，则每一位触发器的驱动方程为,T0始终等于1;状态转换表;74LS160异步置0;CP

Q0

Q1

Q2

Q3

C;单时钟式（加/减控制端）74191;单时钟式（加/减控制端）74191;1;双时钟同步十六进制加/减计数器74LS193;双时钟加/减计数器74LS193;异步计数器做加1计数时,采取从低位到高位逐位进位的方式工作。因此，其中的各个触发器不是同步翻转的。

若使用下降沿触发的T′触发器组成计数器，只要将低位触发器的Q端,接至高位触发器的时钟输入端就可以。

若使用上升沿触发的T′触发器组成计数器，只要将低位触发器的Q′端,接至高位触发器的时钟输入端就可以。;下降沿动作的异步二进制加法计数器;下降沿动作的异步二进制减法计数器;Q0;①异步置0功能：当R0=R0A·R0B=1、S9=S9A·S9B=0

时，计数器异步置0。;(3)74LS290的基本应用;输出;例.用集成异步二—五—十进制计数器74LS290接成六进制计数器（模六）。（不用其他元件）。已知74LS290的逻辑示意图和功能表。;Q3Q2Q1Q0;警告:切不可将输出端相互短路！！;置9法构成六进制;三、任意进制计数器的构成方法;置0法原理;同步置数与异步置数的区别;假定已有的是N进制计数器，而需要得到M进制计数器。;2）置数法（置位法）

－－适用于有预置数功能的集成计数器。;3）利用进位输出位C置数法（置位法）

－－适用于有预置数功能的集成计数器。;例.利用同步十进制计数器74160接成同步六进制计数器;改进电路;同步清零;74LS160具有同步置数功能;例：将同步十六进制计数器74163→十二进制计数器

;1;

例：将同步十进制计数器74160接成七进制计数器

;异步预置数法;例、当控制变量A为1和0时电路各为几进制计数器;串行进位方式、并行进位方式、整体置零方式、整体置数方式;(1)并行进位法（同步工作）;解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。;例：用两片同步十进制计数器接成百进制计数器.

高位的CP由低位的进