第6章时序逻辑电路.ppt

6）波形图设Q=0（初态），加到输入端A、B的波形如图。第30页，共83页，星期日，2025年，2月5日第31页，共83页，星期日，2025年，2月5日7）功能分析☆该电路为串行加法器电路A——被加数，B——加数Y——加法和，Q——进位☆波形图表示了两个八位二进制数相加得到和数的过程。ABY第32页，共83页，星期日，2025年，2月5日6.3时序逻辑电路的设计方法第33页，共83页，星期日，2025年，2月5日一、设计步骤1.设定状态从逻辑功能要求出发，确定输入、输出变量以及电路的状态数。通常取原因（或条件）为输入变量，结果为输出变量。2.画状态图这一步是关键。对每一个需要记忆的输入信息用一个状态来表示，以确定所涉及电路需多少个状态。此时状态用S0、S1、….来表示。第34页，共83页，星期日，2025年，2月5日3.状态化简消去原始状态中的多余状态以得到最简状态图。4.状态编码给化简后的状态图中的每一个状态赋以二进制码。二进制码的位数n等于触发器的个数，它与电路的状态数m之间应满足：第35页，共83页，星期日，2025年，2月5日5.选触发器类型6.求输出方程、状态方程、驱动方程7.画电路图8.检查自启动能力第36页，共83页，星期日，2025年，2月5日二、设计举例☆Moore型同步时序电路设计例1试设计一个自然态序、带进位输出端的同步五进制计数器。解：1）设定状态，作原始状态图第37页，共83页，星期日，2025年，2月5日2）状态编码∵M=5，∴取触发器位数n=3第38页，共83页，星期日，2025年，2月5日3）编码后状态图4）选触发器类型选用3个下降沿触发的JK触发器第39页，共83页，星期日，2025年，2月5日电路次态/输出（）卡诺图5）求输出方程、状态方程、驱动方程方法一：第40页，共83页，星期日，2025年，2月5日卡诺图的分解第41页，共83页，星期日，2025年，2月5日由卡诺图得状态方程和输出方程：将状态方程变换为JK触发器特性方程的标准形式，就可以找出驱动方程：第42页，共83页，星期日，2025年，2月5日*由此可得驱动方程：第43页，共83页，星期日，2025年，2月5日方法二：第44页，共83页，星期日，2025年，2月5日第45页，共83页，星期日，2025年，2月5日第46页，共83页，星期日，2025年，2月5日输出方程：驱动方程：由特性方程得状态方程：检查所设计电路是否具有自启动能力第47页，共83页，星期日，2025年，2月5日6）作电路图第48页，共83页，星期日，2025年，2月5日7）检查自启动能力由状态方程可得：由此表可以看出，电路具有自启动能力。第49页，共83页，星期日，2025年，2月5日8）完整状态图第50页，共83页，星期日，2025年，2月5日例2试设计一个模可变递增同步计数器，当控制信号X=0时为三进制计数，X=1时为四进制计数。设置一个进位输出端C。解：1）根据题意画状态图第51页，共83页，星期日，2025年，2月5日2）状态编码3）编码后状态转换表第52页，共83页，星期日，2025年，2月5日第53页，共83页，星期日，2025年，2月5日4）选触发器∵M=4，∴取触发器位数n=2使用两个上升沿触发的D触发器5）求输出方程、驱动方程第54页，共83页，星期日，2025年，2月5日利用D触发器激励表求驱动方程：第55页，共83页，星期日，2025年，2月5日6）检查自启动能力由状态方程：得：有自启动能力。7）电路图略第56页，共83页，星期日，2025年，2月5日☆Mealy型同步时序电路设计例：设计一个串行数据检测器，要求连续输入三个或三个以上“1”时输出为1，其余情况下输出为0。设输入变量为X，输出变量为Y用X（1位）表示输入数据用Y（1位）表示输出（检测结果）解：1）设定状态第57页，共83页，星期日，2025年，2月5日6.4若干常用的时序逻辑电路第58页，共83页，星期日，2025年，2月5日6.4.1寄存器和移位寄存器一、寄存器1.寄存器的定义——能够暂存数据的部件。寄存器的功能——接受、存放、传送数据。寄存器的组成——触发器及门电路。说明：对寄