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采用VHDL层次化文件设计一个四位全减器

一、实训目的

1.稳固VHDL层次化文件设计方法。

2.培养应用VHDL层次化文件设计法的技能。

二、实训器材

计算机与QuartusⅡ工具软件。

三、实训指导

〔一〕实训原理

4位二进制减法器由4个全减器构成，而全减器又由一个半减器和一个或门构成，半减器的真值表如表4-1所示：

表4-1半减器的真值表

输入

输出

a1

b1

s1

c1

0

0

0

0

0

1

1

1

1

0

1

0

1

1

0

0

半减器的逻辑表达式为：s1=NOT(a1XOR(NOTb1))

c1=(NOTa1)ANDb1

一位全减器的真值表如表4-2所示：

表4-2一位全减器的真值表

c_in

i1

i2

fs

c_out

0

0

0

0

0

0

0

1

1

1

0

1

0

1

0

0

1

1

0

0

1

0

0

1

1

1

0

1

0

1

1

1

0

0

0

1

1

1

1

1

〔二〕实训步骤

1.电路模块划分

根据算法分析，4位二进制减法器可由4个全减器构成，画出其原理方框图。全减器的原理方框图如图4-1所示。而每个全减器又可划分为一个半减器和一个或门这两个更小的模块，画出其原理方框图。4位二进制减法器的原理方框图如图4-2所示。

图4-1一位全减器原理方框图

图4-24位二进制减法器原理框图

2.设计底层设计文件

〔1〕设计半减器文件halfsub.vhd。

〔2〕设计或门电路文件orgate.vhd。

〔3〕设计全减器电路文件fullsub.vhd，其中把半减器和或门电路文件作为元件调用。

3.设计顶层设计文件

设计顶层设计文件sub4.vhd，其中把全减器文件作为元件调用。

VHDL代码如下：

halfsub.vhd文件代码如下：

ENTITYhalfsubIS

PORT(a1,b1:INBIT;

s1,c1:OUTBIT);

ENDhalfsub;

ARCHITECTUREaOFhalfsubIS

BEGIN

PROCESS(a1,b1)

BEGIN

s1=NOT(a1XOR(NOTb1))AFTER10ns;

c1=(NOTa1)ANDb1AFTER10ns;

ENDPROCESS;

ENDa;

orgate.vhd文件代码如下：

ENTITYorgateIS

PORT(a,b:INBIT;

o:OUTBIT);

ENDorgate;

ARCHITECTUREaOForgateIS

BEGIN

o=aORb;

ENDa;

fullsub.vhd文件代码如下：

ENTITYfullsubIS

PORT(i1,i2,c_in:INBIT;

fs,c_out:OUTBIT);

ENDfullsub;

ARCHITECTUREaOFfullsubIS

SIGNALtemp_s,temp_c1,temp_c2:BIT;

COMPONENThalfsub

PORT(a1,b1:INBIT;

s1,c1:OUTBIT);

ENDCOMPONENT;

COMPONENTorgate

PORT(a,b:INBIT;

o:OUTBIT);

ENDCOMPONENT;

BEGIN

U0:halfsubPORTMAP(i1,i2,temp_s,temp_c1);

U1:halfsubPORTMAP(temp_s,c_in,fs,temp_c2);

U2:orgatePORTMAP(temp_c1,temp_c2,c_out);

ENDa;

sub4.vhd文件代码如下：

ENTITYsub4IS

PORT(a,b:INBIT_VECTOR(3DOWNTO0);

cin:INBIT;

fs:OUTBIT_VECTOR(3DOWNTO0);

cout:OUTBIT);

ENDsub4;

ARCHITECTUREaOFsub4IS

SIGNALtemp_co0,temp_co1,temp_co2:BIT;

COMPONENTfullsubIS

PORT(i1,i2,c_in:INBIT;

fs,c_out:OUTBIT);

ENDCOMPONENT;