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DRC/LVS

8.1DRC概述

在第七章中讲到了怎样把前端综合出来的netlist实现成版图（layout）、怎样用静态

时序分析证明所实现的版图在时序上满足要求，现在还有两个任务没有完成，一是要证明这

个已经实现的版图可以生产出来，也就是说这个版图符合流片厂家的要求，这一步称为

DRC，另一个任务是证明这个版图就是想要的那一个，也就是说这个版图实现的功能与网

表描述的相一致，这一步称为LVS。DRC和LVS是比较复杂的，本章只能简要介绍其基本

概念，进一步的介绍请查阅各DRC/LVS工具的文档。

现在先介绍DRC（DesignRuleCheck），做DRC的目的是保证版图满足流片厂家的

设计规则，因为不是任何版图都能制造出来，只有满足厂家设计规则的版图才有可能成功造

出来。例如，如果厂家的设计规则中有一条“金属1的最小宽度是0.5um”那,么假如版图

中有地方金属1的宽度为0.4um，用这个版图去流片，流出的片子有可能在这个地方断路。

如图T8.1所示。因此，需要有DRC工具来检查版图是否符合这些几何规则。

T8.1左边为版图，右边为实际制出的形状

为了保证版图能正确制出，流片厂家会根据工艺定义很多的设计规则，只有版图满足

厂家的所有的设计规则，才可能被正确的制出。一般说来，设计规则有很多，例如最小间

距、最小孔径等。

做DRC的工具有cadence的dracula、avanti的hercules、mentor的calibre等。本章将

结合mentor的calibre来介绍DRC。下面介绍的所有概念和命令都是基于mentor的calibre

的。其他的DRC/LVS工具会有不同的概念和命令。

关于DRC、LVS，有一个概念要明确，就是无论是手工画出的版图或者APR工具自

动生成的版图，如果不经过DRCLVS验证，那么这个版图极有可能是错的，也就是说，

不经验证的版图几乎一定是错的，尤其是当chip的规模越来越大时。DRC、LVS工具就是

辅助designer发现并改正错误。只有经过严格验证的版图才有可能是designer想要的正确的

版图。

8.2DRCRuleFile

T8.2DRCflow

如图T8.2所示，DRC的输入有两项，一个是layout，就是手工或APR生成的版图，一

般是GDSII格式。另一个是RuleFile，RuleFile告诉DRC工具怎样做DRC，这个文件十分

重要，一般，由流片厂家提供，或者由designer根据流片厂家提供的版图几何规范自己写。

Calibre读入GDS（版图）和RuleFile，进行处理，输出结果，输出结果是calibre自己定义

的格式，designer可以通过一个Viewer来看，一般用cadence的virtuoso来分析输出结果和

修改版图。

做DRC时designer最先应该知道的是RuleFile，如果RuleFile是厂家提供的，那么

designer应该知道RuleFile的内容，因为将来要根据它来修改查出有错的版图，如果要

designer根据厂家提供的版图几何规范来自己写RuleFile，那么designer就更要了解RuleFile

的内容、语法。下面是一个简单的RuleFile，右边是对它的解释。

layoutsystemgdsii＃指明输入的版图格式是GDSII，calibre还可支持其他格式

layoutpath“/layout/basic_drc.gds”＃输入版图的路径

layoutprimarybasic_drc＃要检查的版图的topcell名字

drcresultsdatabase“/training/drc_results_db”＃drc的输出，将来可以用

＃virtruso分析

variablemetal_width3＃定义一个变量

layer