《FPGA设计及应用》课件第3章.ppt

(2)WHILE条件形成的LOOP语句，其一般格式为：[标号]:WHILE条件表达式LOOP 顺序语句;ENDLOOP[标号];在该LOOP语句中，如果条件为真，则进行循环，如果条件为假，则循环结束。【例3-41】FOR循环的LOOP结构。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYsum_testISPORT(clk:INSTD_LOGIC; sumout:OUTSTD_LOGIC_VECTOR(12DOWNTO0));ENDsum_test;?ARCHITECTURErtlOFsum_testISBEGINPROCESS(clk) VARIABLEtemp_loop:STD_LOGIC_VECTOR(7DOWNTO0); VARIABLEtemp_sum:STD_LOGIC_VECTOR(12DOWNTO0); BEGINtemp_sum:=0000000000000;FORtempIN1TO100LOOPtemp_sum:=temp_sum+temp_loop;ENDLOOP;sumout=temp_sum;ENDPROCESS;ENDrtl;常用的并行语句有：*进程语句；*块语句；*子程序语句；*信号代入语句；*元件例化语句；*并行断言语句；*生成语句。1．信号代入语句信号代入语句(SIGNALASSIGNMENT)可以在进程内部使用，它以顺序语句的形式出现，也可以在进程之外使用，以并行语句的形式出现。信号代入语句的一般格式为：目的信号量=信号量表达式;该语句的功能是将右边信号表达式的值赋值给左边的目的信号量。例如：q=d;就是将d的值赋值给信号量q，注意信号赋值语句的符号为=。信号代入语句有3种类型：并行信号代入语句、条件信号代入语句和选择信号代入语句。1)并行信号代入语句并行信号代入语句(CONCURRENTSIGNALASSIGNMENT)强调了信号代入语句的并发性，它在结构体的进程之外使用。例如：ARCHITECTURErtlOFdeviceISBEGIND_add=a+b;D_mul=c*d;ENDrtl;这两个并行信号代入语句是并行执行的，加法器和乘法器独立工作，同时处理。2)条件信号代入语句条件信号代入语句(CONDITIONALSIGNALASSIGNMENT)也是并行语句，可以根据不同条件将不同的表达式之一的值代入信号量，它的一般格式为：目的信号量=表达式1WHEN条件1ELSE 表达式2WHEN条件2ELSE 表达式n－1WHEN条件n-1ELSE表达式n;…【例3-35】四进制转二进制的编码器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;?ENTITYcoderIS PORT(a:INSTD_LOGIC_VECTOR(3DOWNTO0); b:OUTSTD_LOGIC_VECTOR(1DOWNTO0));ENDcoder;?ARCHITECTURErtlOFcoderISBEGIN b=00WHENa=0001ELSE 01 WHENa=0010ELSE10 WHENa=0100ELSE 11 WHENa=1000ELSEZZ;ENDrtl;3)选择信号代入语句选择信号代入语句(SELECTIVESIGNALASSIGNMENT)对选择条件表达式进行测试，当表达式取不同值时，将使信号表达式不同的值代入目标信号量，它的一般格式为：WITH表达式SELECT 目的信号量=表达式1WHEN选择条件1， 表达式2WHEN选择条件2， 表达式nWHEN选择条件n;