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基于FPGA的脉冲信号发生器与数字频率计设计

摘要：简单介绍了基于FPGA的脉冲信号发生器的设计。通过对系统进行结构

分析，采用层次化的设计方法，给出了脉冲信号发生器与数字频率计的VHDL代

码，利用QuartusII对其进行了仿真，并在硬件电路上得以实现其逻辑功能。

关键词：FPGA；QuartusII；脉冲信号发生器

DesignofpulsegeneratorandcymometerbasedonFPGA

Gaoyuanli、Cenjianfeng、Wanghonggang(Departmentofelectronicand

informationengineering,NCIAE,langfang,hebei)

Abstract:Thispaperintroducesthedesignofthepulsegenerator

andcymometerbasedonFPGA.Byanalyzingthesystemstructuer,provides

theprogramofsignalgeneratorwithVHDLusingthehierarchicaldesign

methodandgivesthesimulationresultsofQuartusII.

Keywords:FPGA；QuartusII；pulsegenerator

引言：

信号发生器是一种常用的信号源，广泛应用于通信、雷达、测控、电子对抗

以及现代化仪器仪表等领域，是一种为电子测量工作提供符合严格技术要求的电信

号设备。它与示波器、万用表、频谱分析仪等仪器一样是最普通、最基本也是应用

最广泛的电子仪器之一，几乎所有电参量的测量都要用到信号发生器。

随着EDA技术的高速发展，电子系统设计技术和工具发生了深刻的变化，大

规模可编程逻辑器件FPGA的出现，给设计人员带来了诸多的方便。VHDL（即超高

速集成电路硬件描述语言）是随着可编程逻辑器件（PLD）发展起来的一种硬件描

述语言，主要用于描述数字系统的结构、行为、功能和接口，是电子设计自动化

（EDA）的关键技术之一。它采用一种自上而下的设计方法，即从系统总体要求出

发进行设计。本文介绍了以ALTERA公司的FPGA芯片EP2C5Q208C8N作为主芯片控

制核心，设计一个简单的脉冲信号发生器，其脉冲频率、相位、占空比等均可调，

并将频率值通过7段数码管进行输出。本课题采用VHDL语言设计脉冲信号发生器

以及数字频率计。

1、脉冲信号发生器系统组成

信号发生器系统组成如图1所示，由一分频模块与占空比调节模块共同组

成。

图1脉冲信号发生器系统组成

在时钟的整数分频中，时钟的二进制分频最简单。对于二进制分频，可以用

一个二进制加法计数器十分方便的完成

设计原理：将输入的时钟作为计数器的计数脉冲，计数结果的第N位是2的

N次幂分频。将对应的为数取出就能得到所需的频率。

二进制分频器的VHDL代码：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;

entityclk_div_vhdlis

generic(N:integer:=10);

port(clk:instd_logic;

clk_div:outstd_logic);

end;

architectureaofclk_div_vhdlis

signalcount:integerrangeN-1downto0;

begin

process(clk)begin

ifrising_edge(clk)then

if(count=N-1)then

count=0;

elsecount=count+1;

endif;

endif;

endprocess;

process(count)begin

ifcount(integer(N/2))then

clk_div=0;

elseclk_div=1;

endif;