专题三：系列检测器及系列脉冲发生器设计讲述.pptVIP

专题三：系列脉冲检测器及系列脉冲发生器一、教学内容：系列脉冲检测器及系列脉冲发生器二、教学目的及要求：1、掌握VHDL语言的基本结构及编程思想。2、掌握系列脉冲检测器及系列脉冲发生器的设计方法。三、授课课时：4课时

设计要求:1、设计一个8位系列脉冲检测器。要求所检测系列可预置，检测到与预置的系列码相同的系列，输出“A”，否则输出“B”。2.设计一个系列脉冲发生器。所产生的系列可以预置。（并行－－串行数据转换）（脉冲发生器）

一、系列脉冲检测器D[7..0]DIN（串行码输入）比较器（将接受到的DIN,在clk控制下与D[I]进行比较,只有在连续8个时钟下比较的结果均相同,则输出“A”。CLKAB方法一:思考：假如时钟不同，DIN和D[7..0]不变，检测结果还相同吗？

方法一参考程序:LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYxljcqISPORT(clk,clr,din:IN STD_LOGIC;D: instd_logic_vector(7downto0);ab :outstd_logic_vector(3downto0));ENDxljcq;ARCHITECTUREaOFxljcqISsignalQ: integer range0to8;--记录比较的次数BEGINprocess(clk,clr)beginifclr=‘1’ then Q=0;elsifclkeventandclk=1 thencase Q is

when0=ifdin=D(7)thenQ=1;elseQ=0;endif;when1=ifdin=D(6)thenQ=2;elseQ=0;endif;when2=ifdin=D(5)thenQ=3;elseQ=0;endif;when3=ifdin=D(4)thenQ=4;elseQ=0;endif;when4=ifdin=D(3)thenQ=5;elseQ=0;endif;when5=ifdin=D(2)thenQ=6;elseQ=0;endif;when6=ifdin=D(1)thenQ=7;elseQ=0;endif;when7=ifdin=D(0)thenQ=8;elseQ=0;endif;whenothers=Q=0;endcase;Endif;Endprocess;Process(Q)BeginifQ=8 then AB=“1010”;else AB=“1011”;endif;Endprocess;End a;

仿真结果:

一、系列脉冲检测器LOAD可预置系列码存储单元D[7..0]DIN（串行码输入）比较器（将接受到的DIN,在clk控制下与D[I]进行比较,只有在连续8个时钟下比较的结果均相同,则输出“A”。CLKAB方法二:QQ

方法二参考程序:LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYxljcqISPORT(clk,clr,din，load:IN STD_LOGIC;DD: instd_logic_vector(7downto0);ab :outstd_logic_vector(3downto0));ENDxljcq;ARCHITECTUREaOFxljcqISsignalQ: integer range0to8;signalD:std_logic_vector(7downto0);BEGINprocess(clk,clr,load)beginifclr=‘1’ then Q=0;elsifclkeventandclk=1 thenif load=‘1’ then D=DD;elsecase Q is

when0=ifdin=D(7)thenQ=1;elseQ=0;endif;when1=ifdin=D(6)thenQ=2;elseQ=0;endif;when2=ifdin=D(5)thenQ=3;elseQ=0;endif;when3=ifdin=D(4)thenQ=4;elseQ=0;endif;when4=ifdin=D(3)thenQ=5;elseQ=0;endif;when5=ifdin=D(2)thenQ=6;elseQ=0;endif;when6=ifdin=D(1)thenQ=7;elseQ=0;