数字逻辑之数字钟设计.pdfVIP

数字逻辑

之拓展试

验

数字钟设计

一．设计要求

1.设计一个24小时制时钟电路，显示时分秒。

2.增加调整时分电路。

3.增加整点报时功能（每小时59分56秒开始报时，可以用led灯闪烁代替）。

4.增加夜间停止整点报时功能。

二．实验原理

使用74LS192为中规模集成4位二进制加法计数器。

CP端为计数脉冲的输入端，T、P等为控制端，当计数脉冲输入端CP上依次

加入计数脉冲时，各输出端以二进制方式进位，而74LS192为十进制，因而有

十种状态。从而构成二十四和六十进制计数器。

三．实验设备与器材

1.TH-S2B型数字系统设计试验箱

2.74LS1926块、74LS00三块、74LS08一块

四．实验内容与步骤

1.设计一个24小时制时钟电路，显示时分秒

用74LS192两块、74LS00一块、74LS08一块构成二十四进制计数器，用

74LS192两块74LS00一块、74LS08一块构成六十进制计数器。它们是数字钟计

数器的组成部分。图如下所示。

当进行二十四进制计数器连接时吗，当十位计数为1时，个位计数器应按照十

进制规律进行计数，当十位计数为2时，若再来一个计数脉冲，则个位计数器和

十位计数器都置0。同理，当进行六十进制计数器连接时，当十位到达5时，再

来一个计数脉冲，则个位计数器和十位计数器都置0。然后，再来一个脉冲时，

重新从1开始计数。

24进制计数器：

60进制计数器：

由上两个计数器构成的24小时制时钟电路

当一个计数脉冲输入电路时，开始计数，当60进制的加法计数器达到59时，

进位给第二个60进制加法计数器，当第二个计数器达到59时，进位给第三个

24进制的加法计数器，当第三个计数器累计到23后，且前2个60进制加法计

数器累计到59时，电路清零，重新从1开始计数。

2.可调整时分的电路

只要自行给一个信号，就可以达到调整时分的功能。在秒与分之间进位端和时

钟信号那根连线上加一个或门，然后输入端接一个输入信号rs，只要我给rs高

时，或门输出1了，可以进位，即调整分的功能。同理，若要调整时，则在分与

时之间进位端和时钟信号那根连线上加一个或门，然后输入端接一个输入信号

rm，这样就可以调整时了。图如下所示：

总结：

通过这次实验，让我对数字逻辑这门课有了更深刻的了解，在实验的过程中，

通过自己的实际操作来强化自己对于数字电路的认识，通过多次的连接使自己对

于电路有了基本的认识，虽然在做本次实验时有一定困难，但通过之前的多次实

验对于基本的知识有所了解，可以使得这次的拓展实验更顺利。完成了这次实验，

学习到了很多，也总结了很多。