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计数器的Modelsim仿真

一.实验目的和要求：

1.熟悉Quartus和Modelsim软件的基本使用方法和步骤，熟悉基本的Verilog语法，学会用

Verilog语言编写简单的程序。

2.学会使用Quartus编写计数器模块并用Modelsim进行仿真。

3.熟练掌握Quartus和Modelsim软件工程建立、添加文件、编译运行和仿真的方法，学会写

程序文件和测试文件。

4.试验设备及要求：@Quartus13和Modelsim。@运行Modelsim软件建立工程并添加测试.v

文件，进行仿真，查看波形图。

二.仿真方案：

用Quartus编写出计数器模块，已由上节课完成这个任务。编写好计数器模块后，再进行

Modelsim进行仿真实验。

三.仿真过程：

1.根据自己写的计数器模块编写测试程序。这里我是用Quartus编写的，所以在编写的时候遇

到一些问题。编写如下图：

2.编写完测试模块并编译完成后，打开Modelsim。选择菜单栏的【File】→【New】→【Project】

命令，在弹出窗口中选择【AddExitingFile】,把事先写好的测试文件和程序文件tb_cnt84和

count84加入。

3、编译运行：在空白处右键，在弹出窗口中选择【Compile】→【CompileAll】，检查完错

误后，进行更改，直至没有错误出现。最后进行【Simulate】，选择自己编写的tb_cnt84，然

后右击选择加波形，addwave。

4、计数器仿真结束：

四.仿真过程中的错误排查与解决方案：

1、在编写测试模块时我是用Quartus进行编写的，所以总是有一个问题，也就是总是有一个

错误解决不了，在请教了同学之后，知道这可能是没问题的，所以还要导入Modelsim之后再

进行修改，我导入Modelsim之后，发现确实没有了错误。

2、测试模块的变量问题，测试模块的变量决定了测试模块能否编写成功的关键，所以在编写

变量时要格外注意，第一次我并没有把所有的变量编写进去，所以总是漏洞百出，最后，终

于成功地完成了测试模块的编写。

五.仿真结果分析：

1：测试模块程序：

`timescale1ns/1ns

moduletb_cnt84();

wire[7:0]qout;

regclk;

regreset;

regenable;

wirecout;

initialbegin

reset=1b0;

clk=1b0;

#30reset=1b1;

enable=1b1;

end

always#50clk=~clk;

count84u1(

.clk(clk),

.reset(reset),

.enable(enable),

.qout(qout),

.cout(cout)

);

Endmodule

2、计数器模块程序：

modulecount84(inputclk,reset,enable,

outputreg[7:0]qout,

outputcout);//定义输入输出变量，采用级联的形式，十位记到8，个位到4

always@(posedgeclkornegedgereset)

begin

if(!reset)

qout=8

elseif(enable==1b0)

qout=qout;

elseif((qout[7:4]==4b1000)(qout[3:0]==4b0100))//十位是8并且个位为4

qout=8

elseif(qout[3:0]==4b1001)//如果为9

begin

qout[3:0]=4b0000;

qout[7:4]=qout[7:4]+1b1;//加一运算

end

else

begin