基于VHDL语言设计数字频率计.pdfVIP

基于VHDL语言设计数字频率计

1引言

VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速

集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工

具，目前已经成为IEEE（TheInstituteofElectricalandElectronicsEngineers）的一种工

业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件

功能的能力，支持自顶向下（ToptoDown）和基于库（LibraryBased）的设计的特点，因

此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构

设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一

级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的

CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复

杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）

的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提

高整体的性能和可靠性。

本文用VHDL在CPLD器件上实现一种数字频率计测频系统，能够用十进制数码显示被测

信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物

理量进行测量。具有体积小、可靠性高、功耗低的特点。

2数字频率计的基本设计原理

数字频率计的原理框图如图1所示。他主要由5个模块组成，分别是：脉冲发生器电

路、测频控制信号发生器电路、计数模块电路、锁存器、译码驱动电路。

信号整形电路计数器锁存器译码驱动电路数码显示

脉冲发生器测频控制信号发生器

当系统正常工作时，脉冲发生器提供的1Hz的输入信号，经过测频控制信号发生器进行信

号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，

计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，

显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显

示的十进制结果。在数码显示管上可以看到计数结果。

3VHDL的设计实现

3.1系统方框图的划分和结构设计

设计频率计的核心是设计一个测频控制信号发生器，产生测量频率的控制时序。这里控

制信号clk取为1Hz，2分频后就是计数闸门信号testcn。当testen为高电平时开始计数，

在testen的下降沿，要产生—个锁存信号lock(它是testen取反的值，上跳沿有效)；锁

存数据后，还要在下次testcn上升沿到来之前产生清零信号clear(上跳沿有效)，为下次

计数作准备，它滞后lock信号0.5秒：本文设计的频率计测量范围在10kHz以内，测频控

制信号发生器各信号之间的时序关系见图2所示。

图2测频控制信号发生器的控制时序

3.2顶层的逻辑图

在VHDL的实现过程中，其顶层的逻辑图如图3所示，由一个测频控制信号发生器

TESTCTL，4个有时钟功能的十进制计数器CNTIO，—个16位锁存器REGl6B组成。

图34位十进制数字频率计顶层逻辑图

3.3各模块的VHDL源程序

采用VHDL描述数字频率计的电路时，根据图2所示的数字频率计系统顶层电路图，

按照自顶向下的设计思路，编写各个模块的VHDL源程序，最后再对各个模块进行组合，

编写顶层描述的VHDL源程序，根据各自的功能，相应地写出。

测频控制信号发生器(TESTCTL)的程序如下.

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEE