EDA秒表实验报告.docVIP

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《EDA课程设计——秒表》

题目数字秒表

学院信息学院

专业电子信息工程

班级11电子A

姓名朱彦杰

学号

指导教师凌朝东

课题名称

秒表

完成时间

11.28

指导教师

凌朝东

学生姓名

朱彦杰

班级

11电子A

总体设计要求和技术要点

设计要求：

5.秒表，难度系数0.9

要求：计时范围为0～59分59秒，精度为百分之一秒；能同时显示分秒信息（LED数码管）。

技术要点：

1．利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该秒表计时范围为0秒~59分59.99秒，显示的最长时间为59分59秒，计时精度为10毫秒以内，具有复位功能。

2.秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出。

一、系统组成模块连接图和系统框图

分频器

分频器

十进制计数器

时钟频率

十进制计数器

十进制计数器

六进制计数器

十进制计数器

六进制计数器

输出到LED

开始

清零

二、模块器件及其程序

1、分频模块及其程序

本模块实现脉冲分频，本实验使用的EP2C5T144C8的频率计进行50MHz分频产生100HZ的脉冲。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYfenpinIS

PORT(CLK:INSTD_LOGIC;OUTCLK:outstd_logic);

ENDfenpin;

ARCHITECTUREbehavOFfenpinIS

BEGIN

PROCESS(CLK)

variablecnt:integerrange0to;

BEGIN

IFCLKEVENTANDCLK=1THEN

ifcnt=then

cnt:=0;

outclk=1;

else

cnt:=cnt+1;

outclk=0;

endif;

ENDIF;

ENDPROCESS;

ENDbehav;

2、十进制程序

产生99毫秒、秒的低位、分的低位的功能。

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycnt10is

port(CLK,CLR,EN:instd_logic;

CQ:outstd_logic_vector(3downto0);

COUT:outstd_logic);

endcnt10;

architecturebehavofcnt10is

begin

process(CLK,CLR,EN)

variablecqi:std_logic_vector(3downto0);

begin

ifCLR=1thencqi:=(others=0);elsifCLKeventandCLK=0then

ifEN=1then

ifcqi9thencqi:=cqi+1;

elsecqi:=(others=0);endif;

endif;

endif;

ifcqi=9thenCOUT=1;

elseCOUT=0;endif;

CQ=cqi;

endprocess;

endbehav;

3、六进制程序

产生秒的高位、分的高位

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycnt6is

port(CLK,CLR,EN:instd_logic;

CQ:outstd_logic_vector(2downto0);

COUT:outstd_logic);

endcnt6;

architecturebehavofcnt6is

begin

process(CLK,CLR,EN)

variablecqi:std_logic_vector(2downto0);

begin

ifCLR=1thencqi:=(others=0);elsif