基于FPGA的Verilog-HDL数字钟设计--电子电气自动化.docxVIP

)2b01:铃模块2b10:时模块// )2b01:铃模块2b10:时模块//对闹铃做检查，时间到时//mode=01时，显示闹min1 倍//执行设计时将扫描频率改回2b00:scan=4b0111;2b01:scan=4b gregregregregreg[3:0]hour1;[3:0]hour0;[3:0]smin1;[ our0=shour0;endcaseendendendmodulemin1=smin1;min 基于 FPGA的 Verilog HDL数字钟设计 专业班级 姓 名 学 号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2.熟悉一种 EDA软件使用； 3.掌握 Verilog 设计方法； 4.掌握分模块分层次的设计方法； 5.用 Verilog 完成一个多功能数字钟设计; 6.学会 FPGA的仿真。 二、实验要求 功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1) 准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间 X 围模式； 2) 计时时间 X 围 00:00:00 －23:59:59 3) 可实现校正时间功能； 4) 可通过实现时钟复位功能： 00:00:00 扩展功能： 5) 定时报： 时间自定(不要求改变)，闹 1 分钟(1kHz)--用板上 LED或外接电路实现。 6) 仿广播电台正点报时： XX:59:[51,53,55,57(500Hz);59(1kHz)] --用-板上 LED或外接 7) 报整点时数： XX:00:[00.5-XX.5](1kHz)，自动、手动--板上 LED或外接 . . h0,m1,m0;inputclk,reset;reg[6:0]q;reg[25:0]count;r计时将扫描频率改回2b00:temp=h1;2b01:temp=h0;2b10:tempe;//Outputswire[6:0]q;wire[3:0]ctr;wiresec;wireale.bit h0,m1,m0;inputclk,reset;reg[6:0]q;reg[25:0]count;r 计时将扫描频率改回2b00:temp=h1;2b01:temp=h0;2b10:temp e;//Outputswire[6:0]q;wire[3:0]ctr;wiresec;wireale .bit文件，观察验证所设计的电路功能。三、实验设计功能说明：实现时钟，时间校时，闹铃定时，秒表计时 8) 手动输入校时； 9) 手动输入定时闹钟； 10) 万年历； 11) 其他扩展功能； 设计步骤与要求： 1) 计算并说明采用 Basys2 实验板时钟 50MHz 实现系统功能的基本原理。 2) 在 Xilinx ISE13.1 软件中， 利用层次化方法， 设计实现模一百计数与显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3) 对源程序进行编译与仿真分析〔注意合理设置， 以便能够在验证逻辑的基础上尽快 得出仿真结果〕。 4) 输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit 文件。 5) 在 Basys2 实验板上下载所生成的.bit 文件，观察验证所设计的电路功能。 三、实验设计 功能说明： 实现时钟，时间校时，闹铃定时，秒表计时等功能 1. 时钟功能：完成分钟/小时的正确计数并显示；秒的显示用 LED灯的闪烁做指示； 时钟利用 4 位数码管显示时分； 2. 闹钟定时：实现定时提醒与定时报时，利用 LED灯代替扬声器发出报时声音； 3. 时钟校时： 当认为时钟不准确时， 可以分别对分钟和小时位的值进行调整； 4. 秒表功能： 利用 4 个数码管完成秒表显示： 可以实现清零、暂停并记录时间等功能。 秒表利用 4 位数码管计数； 方案说明： 本次设计由时钟模块和译码模块组成。 时钟模块中 50MHz 的系统时钟 clk分频产 . . 管显示时分；2.闹钟定时：实现定时提醒与定时报时，利用LED灯代替扬声器发出报时声音； 管显示时分；2.闹钟定时：实现定时提醒与定时报时，利用LED灯代替扬声器发出报时声音；3.时钟校时： 果是正确的。〔4〕当mode=2’b01时，实现闹铃模块。当turn=1时，调整分位aminamin 整小时位if((ahour1==2)(ahour0==3))beginahour1=0;aho 3〕当mode=00时，实现正常时钟显示功能。在脉冲seconden到来时，count做计数加1，此 生一个 1Hz 的使能控制信号 enable ，并以此产生 1s 的脉冲 second_en 以实现每秒计时，控 制各个