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当前的公开针对具有减小的耦合电容的SRAM位单元。在垂直方向上,SRAM单元的字线“WL”和位线“BL”彼此远离地堆叠以减小WL和BL之间的耦合电容。在一个实施例中,WL通过一个或多个金属化层级与BL垂直地间隔开,WL或BL都不由一个或多个金属化层级形成。提供连接岛结构或跨接线结构以将WL或BL中位于上方的一个连接至SRAM单元的晶体管。本申请的实施例还涉及存储器结构、存储器器件及形成存储器器件的方法。
(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113130496 A (43)申请公布日 2021.07.16 (21)申请号 202011644634.2 (22)申请日 2020.12.30 (30)优先权数据 16/730,37
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