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本发明公开了一种100Gbps伪随机图形发生装置,在100Gbps高速以太网络通信中,伪随机图形起到了对以太网帧的填充和校验功能,本发明在一片FPGA的基础上,通过FPGA控制程序的烧写对并串转换模块和外围时钟电路进行时序控制,来实现一种高速的伪随机序列发生器。在332Mhz的系统时钟下,生成每个时钟周期最高达64字节的伪随机序列来满足在100Gbps网络通信中对以太网帧的填充和相关的误码检验功能,保证在100Cbps以太网络通信中,帧数据的正常和准确传输。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112162946 A
(43)申请公布日 2021.01.01
(21)申请号 202010979369.7
(22)申请日 2020.09.17
(71)申请人 中电科仪器仪表有限公司
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