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实验六 图形和Verilog HDL 语言混合输入的电路设计 电子1602 班 王文涛 1605020226 一、 实验目的 1、 学习在QUARTUSII软件中模块符号文件的生成与调用。 2、 掌握模块符号与模块符号之间的连线规则与方法。 3、 掌握从设计文件到模块符号的创建过程。 二、 实验原理 在层次化的设计文件中，经常需要将已经设计好的工程文件生成一个模块符号文件作为 自己的功能模块符号在顶层调用，该符号就像图形设计文件中的任何其它宏功能符号一样可 被高层设计重复调用。本实验的实验原理就
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