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清华大学微电子所集成电路后端流程经典教程--第1页 清华大学微电子所集成电路后端教程 DC、Astro设计流程初级手册 实验数据在219.223.169.103 上：for_all_课件/design_flow_ralative/df_tut4sz.tar.gz Linux 解压：%tar zxvf df_tut4sz.tar.gz （%符号表示在Linux 界面下直接输入命令） 直接可用 注意：不要在widows下解压，否则库文件格式会出问题。 第一部分 逻辑综合 这一部分主要在目录syn 下进行。 第一节 数据准备（此部分已完成，下面的文字仅作说明，无需操作） 首先把stand cell、pad 和ra 的db 库拷贝到syn/library 下，把源代码（.v）拷贝到了 syn/source 下，把dc 的setup 文件（.synopsys_dc.setup)拷贝到syn 下，把综合的脚本（包括 约束脚本）拷贝到syn/scripts 下，并且创建了syn/output 和syn/reports 准备接收综合结果。 第二节 运行Design Compiler 进行逻辑综合 进入syn 目录，在tcl 模式下启动综合器： %dc_shell-t 调用tcl 脚本进行综合： dc_shell-tsource scripts/run.tcl 这一步可以自动完成整个综合过程。具体细节可参见syn/ scripts 下的run.tcl 和cons.tcl 文件。完成以后，可以看到syn/output 和syn/reports 目录下有相应的文件输出。 退出dc_shell-t。 第三节 数据分析 综合过程中在syn/output 下产生了4 个文件，其中sdf 是标准延时文件，用于仿真时的 时序反标，sdc 是标准的约束文件，用于约束后面的布局布线。 在syn/reports 目录下产生了时序和面积的报告。从报告文件中可以看出，时间上，最大 的 slack 为-0.51ns，相对于时钟周期 8ns 较小，基本上可以进行布局布线。总面积约为 0.228u 2，且大部分为pad 所占。这是我们进行下一步布局布线的依据。 说明： 1、因为setup timing 往往是比较关键的，我们综合时使用了slow 库作为目标库。 2、综合时，把stand cell （sc）的库设为target_library，把sc、io、ra 以及sythetic_library 通通设为link_library。 3、输入驱动和输出负载使用pad 模型模拟实际的驱动和负载。 4 、input_delay 通常设为时钟周期的60%左右，output_delay 大约设为时钟周期的30% 。 5、把设计中pad 和ra 相应的cell 设为don’t_touch 。 6、主要是考虑到我们加的约束比较严，因此可以接受-0.51ns 的slack 作为布局布线的 清华大学微电子所集成电路后端流程经典教程--第1页 清华大学微电子所集成电路后端流程经典教程--第2页 起点。 第二部分 布局布线 这一部分主要在目录P-R 下进行。 第一节 数据准备（黑体字部分需要操作完成） 首先，把stan cell、pa 和ram 的milkyway 库拷贝到P-R/ref_lib 下，把布局布线的脚 本拷贝到P-R/script 下，把和工艺相关的文件拷贝到P-R/star_rcxt 和P-R/tech 下，把层次定 义文件拷贝到P-