集成电路版图设计项目教程电子课件项目6.pptxVIP

《集成电路版图设计项目教程 》李亮项目6 模拟版图设计认知模拟版图设计技术一Pcell版图二项目6 模拟版图设计认知1 模拟版图设计技术（1）电流密度线电流计算，一条金属布线所能承受的电流等于金属线的线截面积乘以线电流密度。其中电流密度公式为：J=I/S，J是电流密度，I是电流，S是布线的截面面积，S=布线宽（W）乘布线厚（H），在芯片中，单位是mA/μm2。这个参数可以在PDK文件中查到，在SMIC 0.35μm工艺中，该值约为1.0mA/μm2，0.35μm以下工艺典型CMOS工艺电流密度约为0.5 mA/μm2或更小，详查相关说明文件。线电流计算公式为：I =S × J= W × H × J。电路中可能有多条路径，每一条都有自己的电流要求，即每条路径都有自己的最小金属线宽要求。项目6 模拟版图设计认知1 模拟版图设计技术（2）耦合效应耦合效应主要分为两个方面：衬底耦合和信号线之间耦合。衬底耦合衬底耦合是指衬底噪声通过衬底阱区接触或衬底寄生电阻电容耦合到电路中的所有器件。由于衬底耦合的作用区域较大，因而衬底耦合对芯片性的影响程度也较严重。信号线之间耦合信号线之间耦合是指信号线之间通过寄生电容产生耦合干扰。信号线之间耦合产生的实质是信号线之间存在的寄生电容，如果消除了寄生电容，就可以从根本上消除信号线间耦合。项目6 模拟版图设计认知1 模拟版图设计技术（3）寄生效应在芯片中，所有器件包括金属连线在内都会由于接触或层叠等原因在器件周围产生寄生电阻和电容，并影响电路的实际性能。这些寄生的电阻和电容通常由器件的几何尺寸决定，因此降低线宽可以明显降低寄生影响。比如MOS管器件，降低沟道长度可以减小寄生电阻和电容，但同时也会带来短沟道效应。寄生电容 金属布线之间（同布线层或不同布线层）、金属布线与衬底之间都存在平面电容；上层布线到下层布线、下层布线到衬底之间存在边缘电容。减少寄生电容的方法：布线尽可能短。选择金属层。布线避开电路单元。寄生电阻 每一条布线都存在寄生电阻。为了降低寄生电阻，需要使用最厚的金属布线层。一般情况下，越厚的金属布线具有越小的方块电阻。如果遇到相同的金属布线层厚度，可以用几层相邻金属布线重叠形成并联结构，可以减小寄生电阻。MOS器件寄生参数MOS管器件本身存在两种寄生分布电容：掺杂电容和栅电容。项目6 模拟版图设计认知1 模拟版图设计技术（4）天线效应集成电路制造工艺中，在做作MOS管栅（poly）层的时候，电荷可能积累在栅上，并产生电压足以使电流穿过栅的氧化层，虽然这种情况不会破坏栅氧化层，但会降低氧化层绝缘程度。这种降低程度和栅氧化层面积内通过的电荷数成正比。每一poly层积累的正电荷与它的面积成正比，如果一块很小的栅氧化层连接到一块很大的poly图层时，就可能造成超出比例的破坏，因为大块的poly层就像一个天线一样收集电荷，当大面积的第一层金属直接与栅极相连，在金属制作过程中，其周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿，这种效应称为天线效应。大多数的版图中都可能有少数这样面积大的poly图层。天线效应的消除方法：跳线法。添加天线器件，给“天线”加上反偏二极管。对于上述方法都不能消除的长布线上的天线效应，可通过插入缓冲器，切断长布线来消除天线效应。项目6 模拟版图设计认知1 模拟版图设计技术（5）闩锁效应对于CMOS工艺，还存在着另一类特有的寄生效应：闩锁效应（Latch-up）。它由CMOS工艺中的PMOS有源区、N阱区、P型衬底区、NMOS有源区构成四层双极载流子晶体管（BJT）结构的PNPN管。 如果PMOS管的漏端存在大电压摆动（超过VDD），将会向N阱区或P型衬底注入很大的位移电流，从而使两个BJT因触发而导通（通常情况下是PNP比较容易触发起来），VDD至GND间形成低阻通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源和地之间的漏电，即锁定状态。Latch-up由此而产生。项目6 模拟版图设计认知1 模拟版图设计技术（5）闩锁效应闩锁效应通常会导致电路功能失效，严重时可烧毁芯片，避免闩锁效应的方法主要由以下几种：在CMOS的有源区周围增加尽可能多的接触孔，降低寄生电阻电容值。衬底接触孔和阱接触孔应尽量靠近源区，以降低阱电阻和衬底电阻的阻值。将PMOS尽量远离NMOS以增大PNPN结的导通电压，或使NMOS尽量靠近GND，PMOS尽量靠近VDD，降低闩锁发生几率。电源线和地线防止闩锁的设计：加粗电源线和地线；采用接相关衬底的环形VDD电源线；增加VDD和GND接触孔，并加大接触面积。使用保护环。项目6 模拟版图设计认知1 模拟版图设计技术（6）噪声问题噪声在集成电路芯片中一个问题，当一个要接收某一微弱信号且非常敏感的电路，而它又位于一个正在进行着各种计算、