第1章-数字系统EDA设计概论模板.pptVIP

词语：一些 拼音：yīxiē 解释：表示数量少。犹一点。《京本通俗小说·西山一窟鬼》：“一夜热乱，不曾喫一些物事，肚里又饥。”《古今小说·沉小霞相会出师表》：“你説的是甚么説话？我一些不懂。”《红楼梦》第九十回：“至于房中桌上摆设的东西，就是老太太拿来的，却一些不动，收拾的乾乾净净。”高源《水手长的故事》：“在他眼里，水手长不过比他早参军几年，打过一些仗，所以是他的上级。”表示不止一种或一次。如：他以前担任过一些重要的职务。 * 词语：乘积 拼音：chéngjī 解释：两个或两个以上的数相乘所得的数。简称积。 * HDL语言特点 1. HDL语言既包含一些高层程序设计语言的结构形 式，同时也兼顾描述硬件线路连接的具体构件。 2. HDL语言是并发的，即具有在同一时刻执行多任务 的能力。一般来讲编程语言是非并行的，但在实际硬件中 许多操作都是在同一时刻发生的，所以HDL语言具有并发 的特征。 3. HDL语言有时序的概念。一般来讲，编程语言是没 有时序概念的，但在硬件电路中从输入到输出总是有延迟 存在的，HDL语言需要建立时序的概念。 4. 通过使用结构级或行为级描述可以在不同的抽象层 次描述设计，HDL语言采用自顶向下的数字电路设计方 法，主要包括3个领域5个抽象层次. HDL语言特点 --Verilog和VHDL比较 Verilog HDL和VHDL是目前两种最常用的硬件描述语 言，同时也都是IEEE标准化的HDL语言。总的来说，它 们有一下几点不同： 1. 从推出的过程来看，VHDL偏重于标准化的考虑， 而Verilog HDL则和EDA工具结合得更为紧密。 VHDL是为了实现美国国防部VHSIC计划所推出的各 个电子部件供应商具有统一数据交换格式标准的要求。 Verilog HDL的商业气息更浓，它是在全球最大的 EDA/ESDA供应商Cadence公司的支持下针对EDA工具专 门开发的硬件描述语言。 HDL语言特点 --Verilog和VHDL比较 2. Verilog HDL至今已有20多年的历史了，因此 Verilog HDL拥有广泛的设计群体，成熟的资源远比 VHDL丰富。同时Verilog HDL是从高级设计语言C语言 发展而来的，相比VHDL而言更容易上手，其编码风格 也更为简洁明了，是一种非常容易掌握的硬件描述语 言。 HDL语言特点 --Verilog和VHDL比较 3. 目前版本的Verilog HDL和VHDL在行为级抽象建模 的覆盖范围方面也有所不同。 一般认为Verilog HDL在系统抽象方面比VHDL要强一 些. Verilog HDL比较适合算法级（Algorithm）、寄存器 传输级（RTL）、逻辑级（Logic）以及门级（Gate）的设 计; VHDL更适合特大型系统级（System）的设计。 习题 1、了解数字逻辑发展历史上的重大事件。 2、说明现代数字系统设计的发展阶段。 3、说明半导体集成电路和可编程逻辑器件的发展阶 段。 4、说明SOP和POS表达式的定义。 5、说明传统数字系统设计流程-麦克斯基算法进 行最小化化简的步骤。 6、说明现代数字系统设计流程。 7、说明VHDL和Verilog语言的特点。 词语：设计 拼音：shèjì 解释：设下计谋。《三国志·魏志·高贵乡公髦传》：“赂遗吾左右人，令因吾服药，密因酖毒，重相设计。”元尚仲贤《气英布》第一折：“运筹设计，让之张良；点将出师，属之韩信。”根据一定要求，对某项工作预先制定图样、方案。鲁迅《书信集·致李小峰》：“书面我想也不必特别设计，只要仍用所刻的三个字，照下列的样子一排。”魏巍《做新型的知识分子》四：“没有设计就不能施工；没有正确的勘测，就不能有正确的设计。”指搞设计工作的人。艾青《早晨三点钟》诗：“她的丈夫是设计也是监工，此刻她的心啊是多么高兴！” * 词语：课时 拼音：kèshí 解释：学时。如：这一章依照教学大纲的规定要四个课时讲完。 * 词语：心中 拼音：xīn zhōnɡ 解释：(形声。从心,中声。本义:忠诚无私,尽心竭力)同本义不可谓忠。——《墨子·公输》忠之属也。(忠,尽力做好本分的事。)——《左传·庄公十年》为忠善者。——诸葛亮《出师表》又志虑忠纯。君子以为忠。——宋·司马光《训俭示康》尽心于人曰忠,不欺于己曰信。——宋·司马光《四言铭系述》又如:忠贞廉士(忠诚