实验四四位二进制同步计数器.pdfVIP

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2021-11-16 发布于重庆
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实验四四位二进制同步计数器.pdf

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实验四四位二进制同步计数器一、目的: 1. 能了解四位元二进制同步计数器的设计原理及其特性。 2. 能设计一个四位元二进制同步计数器。 3. 能自行以 CPLD数位发展实验系统验证所设计电路的正确性。二、电路图：三、实验器配置图：四、实验步骤与画面： 1．建立一个名为的新文件，并在 Quartus Ⅱ文字编辑器中 ,以 VHDL语言来设计程式，图为四位二进制计数器的ＶＨＤＬ代码。其中 clk 为时钟端口，ｃｌｋ为异步清零端，Ｑ为计数输出端口，ｃｏ