实验六 时序逻辑电路的设计.pptVIP

EDA课程实验六 时序逻辑电路设计 EDA 实验目的 解时序逻辑电路设计原理及特点 2、学习使用时序逻辑电路设计方法。 实验内容 1、设计几种典型时序逻辑电路系统 2、通过仿真软件进行验证仿真。 、实验原理 时序逻辑电路:电路的任意时刻的输出状态 不仅取决于该时刻的输入状态,还与电路的原状 态有关。所以时序电路都有记忆功能。 y1=f(×1,,xn,q1,,qn)x1 yn=f(x1,.Xn, q1r-.qn) 时序电路状态的改变只发生在 钟边缘触发的一瞬间,该时刻的 p1 输入决定输出,其它时间都是由 系统当前状态决定 时序电路一般都是采用过程语句进行硬件描述,采 用边沿或电平触发进行控制。常见的时序电路有各种触 发器、锁存器、寄存器、移位寄存器、分频器和计数器 等。下面将对典型时序电路进行 Verlag设计 四、实验步骤 1、基本触发器设计 真值表 D00 卩(当前状态)Qn+1时钟有效沿输入时对应的输出状态) 0 0 clk clk 0 D触发器是时钟上升沿触发电路,只有上升沿到来时,触发器状态由输入决定 其它时刻由系统状态决定 基于以上D触发器工作原理,可己采用如下 Verilog描述程序 一位D触发器的 Verilog描述 module aff(Q input d, Clk, output reg always @(posedge clk) endmodule CL