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第三章 组合逻辑电路  数字系统一般由组合逻辑电路和时序逻辑电路构成，本章介绍SSI和MSI组合逻辑电路的分析、设计和应用。;;3-2 用SSI构成的组合逻辑电路的 分析和设计 ;例1：如下图得逻辑式：;;二 组合逻辑电路的设计方法： ; 分别用圈1法、圈0法和反演律，如卡诺图所示。可用P138中三种逻辑图表示。;例2：P179 3.4，根据题目要求设：低于水面为1、高于水面为0， 水泵工作为1、不工作为0；得;逻辑图;3-3 若干常用的组合逻辑电路（MSI） ;1.普通编码器（原理电路）;1.普通编码器（原理电路）： ;2.优先编码器： ;74LS148的功能表;使用方法：;⑤利用功能端进行性能扩展， 例：P 142 用两片74LS148构成16线-4线编码器如下图，根据题目要求：输入低电平有效，原函数输出 Z0=Y0’+Y0”= Y0’ Y0” Z1=Y1’+Y1”= Y1’ Y1” Z2=Y2’+Y2”= Y2’ Y2” Z3=YEX;;（2）二—十进制编码器： ; 二 译码器 ; 译码器根据显示设备的要求分为： 二进制译码器、二-十进制译码器、 显示（七段）译码器等 ;1.二进制译码器：2/4线、3/8线、4/16线等 例：MSI 74LS138，3线-8线译码器 ;使用特点：;低位 高位;两者相比仅最高位不同，低3位的变化相同;2.二-十进制译码器：例：MSI 74LS42（4线-10线）逻辑框图如下;例P181 3.8 ;;3．显示（七段）译码器：4线-7线;;;4. 用译码器设计组合逻辑电路 （适用于最小项译码器）二进制和二-十进制译码器为最小项译码器，七段译码器不是最小项译码器。;例3.3.3试利用74LS138设计多输出的逻辑函数。;译码器为反函数输出时加与非门;译码器为原函数输出时加或门;三 数据选择器： ;1. 数据选择器的工作原理：;74LS153的逻辑结构图如右图 时 Y2的表达式类似。;74LS153、CC14539 功能表 A1A0 Yi 00 Di0 01 Di1 10 Di2 11 Di3 性能扩展见 右图：扩展为8选1选择器。功能表见下页 ;2. 用数据选择器设计组合逻辑电路： ;由P137式3.2.2知电路的逻辑式为： Z=RAG+ RAG+ RAG+ RAG+ RAG =(RA)G+ (RA)G+ (RA)G+ (RA)(G+G) 四选一数据选择器的逻辑式为： Y=A1A0D0+ A1A0D1+ A1A0D2+ A1A0D3 令Z=Y、R= A1、A=A0两式对比可得D0=G、 D1=G 、D2=G 、D3=1 画逻辑图如下页左图。 ;注意：设定的地址输入端的变量不同，所得的结果不同 如令A=A1、G=A0得D0=R、D1=R、D2=R、D3=1 连线图也不同，如右图。有多解。;用八选一数据选择器设计交通灯监视电路。;;两个二进制数之间的加、减、乘、除，目前在数字计算机中都是化作若干步加法来进行的，加法器是构成算术运算器的基本单元。 ;1.一位加法器： ;②全加器；考虑来自低位的进位，三个输入端，两个输出端，;也可用圈0法得：如P165所示;2. 多位加法器： ①串行加法器：依次将低位的CO端接到高位的 CI端即可（如下图）串行加法器运算速度较慢 ②并行加法器：（超前进位）运算速度较快;超前进位加法器的工作原理;以三位为例;MSI 四位超前进位加法器74LS283的逻辑图见P167、逻辑框图如下;例1： 8421码→余3码，8421码加0011为余3码， 如右图;例2：余3码→8421码， 用加 -0011的补码1101来解，舍去进位。; 五 数值比较器： 比较两个二进制数的大小。 比较结果有三种情况： AB、AB、A=B ;1.一位数值比较器：YAB 即AB=1，YAB 即AB=1，YA=B 即A⊙B=1， A⊙B=A⊕B=AB+AB=AB AB下图一位数值比较器采用反函数输出;2. 多位数值比较器：由高至低逐位比较， 高位相等时才比较低位，采用否定的方法求Y (AB) ?MSI四位数值比较器CC14585逻辑框图如下 逻辑图、表达式 见P170;;用两片MSI四位数值比较器CC14585接成八位数值比较器;3-4 组合逻辑