实验四 层次化逻辑电路设计.pptVIP

EDA课程 实验四 层次化逻辑电路设计 module half_add(a,b,so,co); input a,b; output so,co; assign co=ab; assign so=a^b; endmodule 将文件创建为一个电路符号，为上层文件调用。 module full_add(ain,bin,cin,sum,cout); input ain,bin,cin; output sum,cout; wire d,e,f; //用于内部连接的节点信号 half_add u1(ain,bin,e,d); //半加器模块调用，采用位置关联方式， //hall_add u1(.a(ain),. b(bin), .so(e),.co(d)) //或名称对应方式 half_add u2(e,cin,sum,f); or u3(cout,d,f); //或门调用 endmodule 层次模块构成的系统建模方法 ⑴、按功能将整个系统分为各层功能子模块。 ⑵、完成每个模块的输入、编译与仿真调试。 ⑶、建立总工程（顶层模块），将各个模块加入到总工程中，并对每个模块文件生成电路符号。总工程模块可采用两种方法建立： ①混合建模：因为总工程已变成若干模块的组合，可采用直观的电路图建模，将各个子模块用电路图连接起来，再进行总工程编译、仿真与调试。 ②编程建模：可以对总工程进行Verilog编程，通过实例化调用连接各个模块。 * EDA课组 一、实验目的： 1、了解层次化逻辑电路设计原理及特点； 2、学习使用层次化逻辑电路设计方法。 二、实验内容 2、通过仿真软件进行验证仿真 。 1、 设计几种典型层次化逻辑电路系统； 三、实验原理 如果数字系统比较复杂，可采用“Top-down”的方法进行设计。首先把系统分为几个模块，每个模块再分为几个子模块，以此类推，直到易于实现为止。这种“Top-down”的方法能够把复杂的设计分解为许多简单的逻辑来实现，同时也适合于多人进行分工合作，如同用C语言编写大型软件一样。Verilog语言能够很好地支持这种“Top-down”的设计方法。 多层次结构电路的描述既可以采用文本方式，也可以用图形和文本混合设计的方式。用一个8位累加器的设计为例来说明这两种设计方式。 这种方法也称为图文混合法，采用底层用文本建模块再生成元件符号，在顶层新建图形文件，在图形中调用底层元件。 这种方法也称纯文本调用，上级模块对下级模块调用采用的实例化语法调用格式为： ①采用名称对应方式，其顺序可以任意。 模块名 实例名 （.端口名（连接线1）, .端口名2（连接线2），…）； ②采用位置对应方式，可省略端口名，但其顺序必须是与原来定义的端口顺序一致。 模块名 实例名 （（连接线1）, （连接线2），…）； 层次化调用方法： ⑴图形方法调用 ⑵实例化语句方法调用 三、实验步骤 1、采用图文混合方法设计一位全加器设计：可以采用调用两个半加器实现。 一位全加器 一位半加器U1 一位半全加器U2 ⑴、设计文件名为Half_add底层半加器，并通过编译仿真验证正确，并将该模块文件生成图形元件。 full_add U1 U2 顶层电路结构 2、建立顶层工程文件full_add，并将底层半加器元件符号加入到工程中，根据半加器形成全加器关系，有如下电路连接并仿真。 U3 采用图形输入方法，这时要将底层文件生成电路符号。调用生成的半加器符号到电路图中，建立如下顶层结构图，加入端口，编译仿真。 底层半加器加入顶层工程中 ，并生成电路图符号。 绘制顶层电路结构 2、纯文本方式：根据上图采用文本输入方式建立一位全加器顶层文件full_add，其中采用了例化调用，对底层半加器两次调用过程，并仿真。 通过编译仿真可以得到一个全加器结果，这种方法缺点是必须知道系统结构关系，因为实例化调用语句需知道端口关系。这种方法相当于结构描述方法。 采用电路层次方法设计4位二进制全加器电路。（采用以上两种方式进行设计并仿真） 实验报告： *