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Digital Design — Pinciples and Practices Digital Design — Pinciples and Practices 内部结构不一样 CPLD以乘积项结构方式来构成逻辑行为 FPGA以查找表结构方式来构成逻辑行为 CPLD VS FPGA 配置方式不一样 CPLD基于内部的E2PROM或FLASH来存放编程信息，断电时不丢失。 编程次数可达1万次。 FPGA基于内部SRAM来存放编程信息，断电时丢失。每次上电时需从器件 外部将编程信息重新写入SRAM中。编程任意次，可在工作中动态配置。 集成度不一样 CPLD集成度较低，适合于2万门以下的应用。 FPGA集成度较高，适合于1万门以上的应用。 速度不一样 CPLD的速度比FPGA快。 内部延迟不一样 CPLD是逻辑块级编程，内部采用固定长度的金属线进行各逻辑块的互连， 其时序延迟是均匀的、可预测的。 FPGA是门级编程，内部采用分段式布线结构，其延迟不可预测。 CPLD VS FPGA 必威体育官网网址性不一样 CPLD必威体育官网网址性好，FPGA必威体育官网网址性差。 功耗不一样 CPLD的功耗比FPGA大 。 适用场合不一样 CPLD适合于乘积项丰富的组合逻辑，如编、译码器。 FPGA适合于触发器丰富的时序逻辑。 象棋谱 似曾相识的硬件描述语言 红方：马八进七 黑方：卒三进一 黑方：炮二平五 ...... HDL Design Tools Text Editor (文本编辑器) Compiler (编译器) Synthesizer (综合器) Simulator (仿真器) Waveform Editor (波形编辑器) Verilog HDL Structure Verilog HDL Use Text description to replace Schematic description. Large design and time delay can be easily described. Modification can be easily done. Verilog HDL Structure Verilog HDL ? Module is the basic unit in Verilog. voter Name Port Port Verilog HDL Structure Verilog HDL voter module voter (a,b,c,f); input a,b,c; output f; … … endmodule Save as voter.v Verilog HDL Structure Verilog HDL Two kinds of signal : port : input and output wire : any connect nets in module The value of signals: 0 1 z x input output wire Verilog HDL Structure Verilog HDL module voter (a,b,c,f); input a,b,c; output f; wire w1,w2,w3; … … endmodule Logic Operations Verilog HDL Logic operators for bit data: y = a b; y = a | b; y = ~ a; (优先级最高) y = a ^ b; Dataflow Description Verilog HDL module voter (a,b,c,f); input a,b,c; output f; wire w1,w2,w3; assign w1 = a b; assign w2 = b c; assign w3 = a c; assign f = w1 | w2 | w3; endmodule 连续赋值 适用于组合逻辑 Dataflow Description Verilog HDL module voter (a,b,c,f); input a,b,c; output f; wire w1,w2,w3; assign f = (a b) | (b c) | (a c); endmodule Structure Description Verilog HDL Use built_in gates fo