第2章微处理器系统结构.ppt

CPU在每个指令周期的最后一个T状态检测可屏蔽中断请求线INTR，若INTR引脚有一个高电平，且标志寄存器中断允许标志IF=1时，CPU在执行完当前的指令后，执行中断响应周期。 CPU对可屏蔽中断请求的响应过程要执行两个连续的INTA总线周期，每个总线周期包括4个时钟周期。 在第1个INTA总线周期，CPU在T2~T4状态发出中断响应信号INTA，作为对中断请求设备的响应，若是最大模式，CPU还启动LOCK信号，封锁总线，使系统中其它总线设备不能访问总线，LOCK信号将持续到下一个总线周期的T2状态 　　在第2个INTA总线周期，CPU在T2~T4状态发出中断响应信号INTA，通知中断请求设备把中断类型码送到数据总线的低8位 　　在执行中断响应周期时，两个INTA总线之间要3个空闲周期TI 4、中断操作 1、HOLD信号变为高电平后，CPU要在下一个时钟周期的上升沿才检测到。然后用T4或T1状态的下降沿使HLDA变成高电平，若采样到HOLD信号时，不在T4或T1状态，可能会延迟几个时钟周期，等到T4或T1状态才发出HLDA信号 T1或T4 HOLD CLK ~ ~ HLDA ~ ~ ~ ~ 浮空 ~ ~ AD15~AD0 A19/S6~A16/S3 RD.WR.INTA M/IO.DEN.DT/R 2、CPU一旦让出总线控制权，就使地址/数据线、地址/状态线及控制信号RD、WR、INTA、M/IO、DEN及DT/R处于浮空状态，但ALE信号不浮空。 3、HOLD信号影响8086CPU的总线接口部件BIU的工作（总线浮空），但执行部件EU继续执行指令队列中的指令，直到遇到需要使用总线的指令时，EU才停下来。 4、 当总线请求结束，HOLD和HLDA信号变为低电平时，CPU不立即驱动总线，这些引脚继续浮空，直到CPU执行一条总线操作时，才结束带这些引脚的浮空状态。因此，为了防止总线控制切换时，因没有任何主模块的驱动而造成控制线电平漂移到最小电平以下，在控制线和电源之间要连接一个提拉电阻 5、最小模式下总线保持请求/响应操作 1、外部主模块请求使用总线时，在RQ/GT引脚上向CPU发出负脉冲RQ，脉冲宽度为1个时钟周期 2、CPU在每个时钟周期的上升沿检测RQ信号，若检测到负脉冲，则在下一个T4或TI状态从同一引脚上向请求者发出总线允许信号GT，它也是一个负脉冲，宽度为1个时钟周期 3、CPU发出允许脉冲后，地址/数据线、地址状态线及控制线RD、LOCK、S2、S1、S0、BHE/S7便处于高阻态 4、外部主模块收到CPU发来的允许脉冲后，得到了总线控制权，可以占用总线1个或几个总线周期，总线使用完毕后，外部主模块在RQ/GT引脚上向CPU发一个宽度为1个时钟周期的释放负脉冲，CPU检测到该脉冲后，在下一个时钟周期收回总线使用权 　　5、与最小模式下执行总线保持请求／保持响应周期情况一样，CPU发出总线允许负脉冲，释放总线后，仍可执行已经进入指令缓冲队列的指令，直到需要使用总线周期为止 6、最大模式下总线请求/允许/释放操作 （1）80386微处理器拥有32位数据总线和32位地址总线，可直接寻址4GB物理存储空间，具有虚拟存储能力，虚拟存储空间达64TB。存储器采用分段结构 2.2.1 80386微处理 1、80386的主要特点 （2）系统采用流水线和指令重叠技术、虚拟存储技术、片内存储器管理技术、存储器管理分段、分页保护技术等，系统实现了多用户多任务操作 （3）提供32位的指令，可支持8位、16位、32位的数据类型，具有8个通用的32位寄存器 （4）首次在芯片内使用Cache，以使内存速度能更好地与运算器的速度相匹配，从而大大提高指令的执行速度和工作效率 （5）提供32位外部总线接口，最大数据传输速率为32Mbps。系统可同高速的DRAM芯片接口，支持动态总线宽度控制，能动态地切换32位/16位数据总线 （6）具有片内集成的存储器管理部件MMU，可支持虚拟存储和特权保护，片内具有多任务机构，能快速完成任务的切换 （7）通过配置浮点协处理器80387实现数据高速处理，加快了浮点运算速度 （8）80386系统能在12.5MHz或16MHz时钟频率下可靠工作，指令的执行速度可达3MIPS～4MIPS以上 2、80386的工作模式 实模式、保护模式、虚拟8086模式 2.2 80x86高档微处理器 3、80386的内部结构 2.2.1 80386微处理 （1）在CISC（复杂指令集计算机）技术的基础上，首次采用了RISC（精简指令集计算机）