集成电路设计流程及方法.pptVIP

PAL 和GAL的器件密度较低，几百门 近年来出现高密度可编程逻辑器件HDPLD、 系统内编程逻辑器件IS-PLD Lattice的 pLSI1000,2000,3000系列，14000门 HDPLD： 集总布线区（GRP：global routing pool）：用于内部逻辑连接 四周通用逻辑块（GLB）、输出布线区（ORP：GLB输出与管脚之间互连）输入总线IB 可实现高速控制器等，DSP、数据加密等子系统 现场可编程门阵列(FPGA)（逻辑单元阵列） 集成度高，使用灵活，引脚数多(可多达100多条)，可以实现更为复杂的逻辑功能 不是与或结构，以可配置逻辑功能块（configurable logic block）排成阵列，功能块间为互连区，输入/输出功能块IOB 可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵 CLB、IOB的配置及内连编程通过存储器单元阵列实现 现场编程 XILINX：用SRAM存储内容控制互连：允许修改 配置程序—— 存储器单元阵列中各单元状态—— 控制CLB的可选配置端、多路选择端 控制IOB的可选配置端 控制通导晶体管的状态和开关矩阵的连接关系 ACTEL：可熔通的点，不可逆，易于必威体育官网网址 适用：200块以下的原型设计 PLD和FPGA设计方法的特点 现场编程： 功能、逻辑设计 网表 编程文件 PLD器件 掩膜编程：PLA版图自动生成系统，可以从网表直接得到掩膜版图 设计周期短，设计效率高，有些可多次擦除，适合新产品开发 编程软件 硬件编程器 FPGA的转换 FPGA转换到门阵列，降低价钱 网表转换，用布局布线后提出的网表及库单元映射 时序一致性 门阵列芯片的可测性（FPGA母片经过厂家严格测试） 管脚的兼容性 多片FPGA向单片门阵列转换 布图方法的比较 A:全定制法，B:符号法 C:标准单元法D:积木块法，E:门阵列法，F:掩膜编程PLA法 G:现场编程PLA法 H:FPGA法 I:激光扫描阵列 J:硅编译法 兼容设计方法 不同的设计方法有各自的优势，如果把它们优化组合起来，则有望设计出性能良好的电路。 以微处理器为例 数据逻辑：位片式或阵列结构网络，图形重复多：BBL方法，ALU、移位器、寄存器等作为单元进行人工全定制设计 随机控制逻辑：差别较大，SC或PLA方法实现 存储器：ROM或RAM实现 兼容设计过程 数据逻辑、控制逻辑、存储器管理、外部总线控制及时钟等顶层功能块及相应子功能块 可测性设计技术 什么是集成电路测试？对制造出的电路进行功能和性能检测，检测并定位出电路的故障，用尽可能短的时间挑选出合格芯片。 集成电路测试的特殊性 什么是可测性设计？在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求 可控制：从输入端将芯片内部逻辑电路置于指定状态 可观察：直接或间接地从外部观察内部电路的状态 结构式测试技术 扫描途径测试 概念：将时序元件和组合电路隔离开，解决时序电路测试困难的问题。 将芯片中的时序元件(如触发器、寄存器等)连接成一个或数个移位寄存器(即扫描途径)，在组合电路和时序元件之间增加隔离开关，并用专门信号控制芯片工作于正常工作模式或测试模式。当芯片处于正常模式时，组合电路的反馈输出作为时序元件的输入，移位寄存器不工作；当芯片处于测试模式时，组合电路的反馈输出与时序元件的连接断开，可以从扫描输入端向时序元件输入信号，并可以将时序元件的输出移出进行观察 组合逻辑 移位寄存器 (扫描路径) 输出 输入 模式 选择 时钟 扫描 进 扫描 出 反馈 输入 反馈 输出 1. 测试模式，扫描途径是否正确； 2. 测试序列移入移位寄存器，稳定后组合电路输入，与反馈输入一起通过组合逻辑，观察组合逻辑的输出，与期望值比较； 3. 正常工作模式，组合电路的反馈输出送入时序元件；将电路转为测试模式把时序元件中的内容移出，也与期望值比较，与上述组合逻辑的输出一起用来检查芯片的功能 测试序列用确定性算法自动生成 扫描途径测试技术存在的问题 需要增加控制电路数量和外部引脚，需要将分散的时序元件连在一起，导致芯片面积增加和速度降低； 串行输出结果，测试时间较长。 特征量分析测试技术 内建测试技术，在芯片内部设计了“测试设备”来检测芯片的功能，避免了数据需要串行传输到外部设备的问题 概念：把对应输入信号的各节点响应序列压缩，提取出相应的特征量，保存在寄存器中，只需比较实测响应序列和正常序列的特征量，可以减少计算机内存，提高测试速度 增加的芯片面积不多，但故障检测和诊断的有效率不高