12位高速AD转换器AD9226.doc

12位高速AD转换器AD9226 引言 随着半导体技术、集成技术和计算机技术的飞速发展，数字技术已经渗入到科研、生产和生活的各个领域。像数字仪器、数字通讯、数字电器和数字控制等以数字技术为基础的产品和系统层出不穷。而对于自然界中广泛的以模拟信号为主的物理信号的数字技术处理，必然面临着模拟信号转换成数字信号的采集过程。于是，在数字电路设计向着高速、超高速的方向发展的同时，与之相匹配的数据采集系统必须具有更高的采样速率，同时能提供更丰富的原始数据信息。 A/D转换器的基本原理： 典型的A/D转换器一般包括前置滤波器、采样/保持电路、量化电路和编码电路。前置滤波被称为抗混叠滤波，是为了防止高频信号混叠到A/D转换器的基带内。混叠滤波通常是由A/D转换器本身的带宽限制特性来实现。紧接着是采样/保持电路，这个电路在采样时钟的控制下对输入信号进行采样，使其成为时间离散信号；保持电路则在转换过程中保持采样值不变。A/D转换器将采样到的模拟信号转换成相应的输出代码，这段时间被称为A/D转换器的转换时间。转换通过量化步骤来完成。量化和编码过程就是实际的转换过程，将时间离散的信号量转化为最接近的二进制码输出。 概述 AD9226是ADI公司生产的单片、单电源供电、12位精度、65Msps高速模数转换器，片内集成高性能的采样保持放大器（sample-and-hold amplifier SHA）和参考电压源。AD9226采用带有误差校正逻辑的多级差分流水结构，以保证在65Msps采样率下获得精确的12位数据。同时，AD9226还具有较低的功耗(475mw)和较高的信噪比(69dB)。 主要特性 引脚功能 AD9226有28-Lead SSOP（28脚窄间距小外型塑封）和48-Lead LQFP（48脚薄型四方扁平封装）两种封装格式。首先以28-Lead SSOP为例介绍，其引脚分布如图1所示： 图1 功能定义为： DRVDD为数字电源引脚，工作电压3V/5V。 DRVSS 为数字地。 AVDD为模拟电源引脚，工作电压为+5V。 AVSS为模拟地。 VINA、VINB分别为差分模拟输入的正输入端和输入端。 MODE为模式选择引脚，有输出数据码制选择和时钟信号稳定两种功能的设置，其中数码制包括直接2进制输出和2进制的补码输出两种格式。 CAPB、CAPT为参考源的噪声抑制引脚。 REFCOM为参考电压的接地引脚，该引脚接模拟地。 VREF为参考电压的输入或输出引脚。当使用芯片内部参考源时，内部参考电压从VREF引脚输出;当使用外部参考源时，外部参考电压从VREF引脚输入。 SENSE为参考电压的选择输入引脚。当SENSE为低电平时，芯片使用内部参考源：当SENSE为高电平时，芯片的参考电压由外部电路提供。 OTR为模拟输入电压超量程标志的输出引脚，当OTR为高电平时，表明模拟输入电压超出规定的电压范围。 BITl～BITl2为12位数据输出引脚，其中，BITl为最高数据有效位而BITl2为最低数据有效位。 CLK为时钟输入引脚。 接下来介绍48-Lead LQFP封装图，如图2所示： 图2 对比两种封装格式，得出48-Lead LQFP多出3个管脚： OEB：输出使能管脚，具有三态功能。置低，则输出使能。置高，输出为高阻。 CM LEVEL：供电电压中间值，由于AVDD=5V,CML的值约等于2.5V。 VR：内置偏压点。整体回路中的某个点，测量它相对某个基准点的电压（是整体回路电压的1/n）就称之为该点的偏压，各段电路的偏压之和就是整体回路电压，相应位置的电流就是偏压电流。 输入输出特性 时钟输入 AD9226采用单一的时钟信号来控制内部所有的转换，A/D采样是在时钟的上升沿完成。在65Msps的转换速率下，采样时钟的占空比应保持在45％~55％之间；在低电平期间，输入SHA处于采样状态；高电平期间，输入SHA处于保持状态。图3为其时序图，图中TOD为数据延迟时间，最小值为3.5ns，最大值为7ns。 图3 从图中可以看出：由于AD9226采用的多级流水结构，其在每个时钟周期的上升沿捕获一个采样，八个周期以后才可以输出转换结果。 模拟输入 AD9226有高度灵活的输入结构，可以方便地和单端或差分输入信号进行连接。采用单端输入时，VINA可通过直流或交流方式与输入信号耦合，VINB要偏置到合适的电压；采用差分输入时，VINA和VINB要由输入信号同时驱动。 数字输出 一般情况下，AD9226采用直接二进制码输出12位的转换数据。而设计者也可通过设置MODE引脚来采用二进制码补码形式。具体设置如下表： 表1 MODE引脚设置 输出数据格式 时钟信号稳定功能 DNC 二进制码 禁止 AVDD 二进制码 容许 GND 二进制补码 容许 10K? 二进制补码