EDA实验--七段数码管.docVIP

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2019-06-30 发布于四川
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EDA实验--七段数码管.doc

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1. 实验名称: 十六进制7段数码显示译码器设计 2. 实验目的：学习7段数码显示译码器的Verilog硬件设计。 3. 实验原理： 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例如6-18作为7段译码器，输出信号LED7S的7位分别接图6-17数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g,f,e,d,c,b