基于VHDL语言的电子表设计_毕业设计论文.doc

基于VHDL语言的电子表设计 PAGE 装 订 线2012--2013学年第 一 学期 物电 学院期末考试卷 装 订 线 EDA大作业 《设计制作电子表》 （课程论文等试卷样式） 学号: 姓名: 班级: 成绩： 评语： （考试题目及要求） 利用VHDL语言设计一个电子时钟，可以显示时、分、秒，具有时间设置功能，要求走时误差不大于每天10秒。可采用数码管或液晶显示，最好设计出个性化显示界面。 注意事项： 1.上述三题任选一题，采用标准的作业考核类封面，A4打印。 2.第一题40分，液晶+3分，个性化界面+3分。 3.第二题45分，幅度调整+3分，频率测量及显示+5分。 4.第三题48分，频率分段设置+3分，频率微调+5分，频率范围酌情加分。 5.雷同的程序和算法满分值只计原题分值的三分之二，将依据设计报告的质量和实验结果的描述计分。设计上的创新会酌情加分，实现上的偏离会酌情扣分。 6.本门课程成绩中，实验操作和实验报告占50%，本次作业考核占50%。  目 录 TOC \o 1-3 \h \z \u 一、设计要求 h 1 二、设计思路 h 1 三、程序设计 h 2 1.置数还是计数 h 2 2.在哪一位置数 h 2 3.计数单位 h 2 4.秒 h 3 5.分 h 4 6.时 h 4 7.数码管显示 h 5 四、仿真结果 h 6 五、实验结果 h 8 1.连线 h 8 2.设计结果 h 8 六、实验心得 h 9 电子表源程序 h 10 设计制作电子表 一、设计要求 利用VHDL语言设计一个电子时钟，可以显示时、分、秒，具有时间设置功能，要求走时误差不大于每天10秒。可采用数码管或液晶显示，最好设计出个性化显示界面。 二、设计思路 电子表其实质为计数器，计数单位为1秒。由秒，分，时组成，秒和分是60进制，用十进制和六进制组成，时是24进制，直接设计一个24进制计数器即可。要让结果显示出来，则用七段式数码管输出显示计数值。此电子表需要有置数功能，加一个控制开关，当开关为低电平时计数，当开关为高电平时置数。设计思路如下图所示： 三、程序设计 1.置数还是计数 电子表有计数和指数两种状态，工作时执行计数还是执行置数则由一控制使能端EN决定，当EN为低电平时，电子表计数，当EN为高电平时，电子表置数。 2.在哪一位置数 该电子表有秒低位，秒高位，分低位，分高位，时低位，时高位组成，共有六位，置数由位选决定给哪一位置数。设置一个三位的二进制开关p2,p1,p0，通过编码电路实现选择置数位。 ① 当p2p1p0为“000”时，不选择任何位，此时电子表只是停止计数，不置数。 ② 当p2p1p0为“001”时，秒低位置数。 ③ 当p2p1p0为“010”时，秒高位置数。 ④ 当p2p1p0为“011”时，分低位置数。 ⑤ 当p2p1p0为“100”时，分高位置数。 ⑥ 当p2p1p0为“101”时，时低位置数。 ⑦ 当p2p1p0为“110”时，时高位置数。 关键程序： if tevent and t=1 then if en=0 then 计数语句 elsif en=1 and p=001 then s0=num; end if; end if; 3.计数单位 首先脉冲频率要足够大，提供一个较快的扫描频率，时数码管稳定地显示计数值。计数单位为1秒，对脉冲clk 进行分频，得到周期为1秒的计数单位t。程序中对clk进行512分频，所以需要一个相近的脉冲，试验箱上的CLK4的频率范围为625KHz~19.5Hz，通过跳线帽选择可以调出624Hz的频率。所以脉冲频率选用624Hz。 关键程序： if clkevent and clk=1 then count:=count+1; end if; t=count(9); 4.秒 秒是60进制的，可以用一个十进制计数器和一个六进制计数器实现。秒的低位为十进制，当第10个计数单位到达时，计数值清零，并产生一个进位信号，用以更高位的计数，而其他时候进位信号为低电平，既没有进位输出。秒的高位为六进制，每一个来自低位的进位信号高电平到达时计一次数，当第六个进位信号到达时，计数值清零，同样的产生一个进位信号。 关键程序： 秒低位 ss0:process(t) is