基于VHDL电子日历的设计_毕业设计论文.doc

河南科技大学 课 程 设 计 说 明 书 课程名称 EDA技术与应用 题 目 电子日历 学 院 车辆与动力工程学院 班 级 农业电气化与自动化101班 日 期 2013年7月10日 电子日历 摘要 本设计为实现一个多功能的电子日历，具有年、月、日、星期计时并显示的功能；并且具有校对功能，能够对初始的时间进行人为的设定。 本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计具有电子日历功能的硬件电路，在QuartusII软件设计环境下，采用自顶向下的设计思路，分别对各个基础模块进行创建，通过各个基础模块的组合和连接来构建上层原理图，完成基于VHDL电子日历地设计。 系统目标芯片采用EP1K30TC144-3，由时钟模块、控制模块、计时模块、数据译码模块、显示模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，将硬件编写程序下载到试验箱上进行功能验证。本系统能够完成年、月、日、星期的显示，由按键输入进行电子日历的校时功能。 关键词：EDA、电子日历、VHDL、QuartusII 目录 TOC \o 1-3 \h \u ;Q11=;COUT=1; ELSE COUT=0; END IF; END IF; END PROCESS; Q1=Q11;Q2=Q22; END; 仿真结果： 图4-1 60进制计数器仿真图 如上图所示当Q1、Q2计满60时，Q1、Q2都归零同时有一个进位输出脉冲，完成了六十进制计数器的功能，设计正确。 4.1.2小时模块 时模块为24进制计数器。 源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT24 IS PORT(CLK:IN STD_LOGIC; Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT24; ARCHITECTURE ONE OF CNT24 IS SIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q11=Q11+1; IF Q11=9 THEN Q11=(OTHERS=0); Q22=Q22+1; END IF; IF Q22=2 AND Q11=3 THEN Q22=;Q11=;COUT=1; ELSE COUT=0; END IF; END IF; END PROCESS; Q1=Q11;Q2=Q22; END; 仿真结果： 图4-2 24进制计数器仿真图 如上图所示当Q1、Q2计满24时，Q1、Q2都归零同时有一个进位输出脉冲，完成了二十四进制计数器的功能，设计正确。 4.1.3星期模块 星期模块为“7进制”的计数器 源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY WEEK IS PORT(CLK:IN STD_LOGIC; W:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END WEEK; ARCHITECTURE ONE OF WEEK IS SIGNAL Q11:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q11=Q11+1; IF Q11=7 THEN Q11=0001; END IF; END IF; END PROCESS; W=Q11; END; 仿真结果： 图4-3 7进制计数器仿真图 如上图所示当W计满7时，归1,完成了“七进制”计数器的功能，设计正确。 4.1.4日模块 日模块原本有四种情况，大月为31进制计数器，小月为30进制计数器，平年二月为28进制计数器，闰年二月为29进制计数器。本文简化处理，统一记为30天。 日模块为30进制计数器。 源程序： LIBRARY IEEE;