基于FPGA的CRC编码器设计毕业论文.doc

安康学院毕业论文（设计） PAGE 本科生毕业论文（设计） 题目： 基于FPGA的CRC编码器设计 Abstract 安康学院本科生毕业论文（设计） 版权声明 任何收存和保管本论文各种版本的单位和个人，未经本论文作者同意，不得将本论文转借他人，亦不得随意复制、抄录、拍照或以任何方式传播。否则，引起有碍作者著作权之问题，将可能承担法律责任。 原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不含任何其他个人或集体已经发表或撰写过的作品或成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明，本声明的法律结果由本人承担。 论文作者签名： 日期： 年 月 日 Abstract 安康学院本科生毕业论文（设计） 摘要 基于FPGA的CRC编码器设计 作者 赵鹏 （安康学院电子与信息工程系，陕西安康，725000） 摘 要 数据通信中为了降低通信线路传输的误码率，需要采用高效能的差错控制方法，循环冗余校验CRC (Cyclic Redundancy Check)，由于编码简单且有效，抗干扰性能优异，在通信和测控等领域有广泛的应用。是一种最常用的信道编码方法。 本文介绍了CRC编码的原理算法。以8bit信息序列为例，并以Altera公司开发的EDA工具QuartusII作为编译、仿真平台，通过Verilog语言来实现CRC编码仿真。 楷体GB2312 （摘要内容包括： 背景（第一段） 研究内容、研究方法、研究结果、结论（第二段） 摘要 关键词：小四黑体 关键词 循环冗余校验； 信道编码； Verilog语言 Abstract 空一行 Design of CRC?encoder based on FPGA ZHAOPeng Times New Romans，小四，姓所有字母大写，名连在一起首字母大写，居中 (Department of Electronic and Information Engineering, Ankang University Times New Romans，五号，居中 Abstract In data communication in order to reduce the error rate of communication, need to adopt high efficient error control method, cyclic redundancy check CRC (Cyclic Redundancy Check), because the code is simple and effective, anti-jamming performance, is widely applied in the fields of communication and control. Channel coding is a kind of the most commonly used method. Introduces the principle of CRC algorithm. Taking as an example, and the Altera EDA development tool QuartusII as a compiler, simulation platform, through the Verilog language to achieve the CRC code simulation. Times New Romans，小四，首行缩进2字符 Abstract和Key Words四号加粗，左齐 Key Words Monitoring system; Smart house; Embedded; Boa server 安康学院本科生毕业论文（设计） 目录 目 录 三号黑体居中加粗 章标题宋体小四加粗，节标题宋体五号不加粗 TOC \o 1-3 \h \z \u 第一章 绪 论 h 1 1.1 引言 h 1 1.2 课题研究背景 h 2 1.2.1 国内外研究现状 h 2 1.2.2 关键技术 h 3 1.3 研究目的及意义 h 4 1.4 本文工作及内容安排 h 4 第二章 方案论证 h 6 2.1 系统方案论证 h 6 2.1.1 主控器件的选择 h 6 2.1.2 操控显示部分 h 6 2.1.3 服务器的选择 h 6 2.2 系统总体设计 h 6 2.2.1 系统设计分析 h 6 2.2.2 系统