河北工业大学信息工程学院EDA技术课件第三章 VHDL语言程序的基本结构.pptVIP

第3 章 VHDL程序的基本结构  主 要 内 容 VHDL语言程序通常包含5部分： 3.1 VHDL语言设计的基本单元及其构成 VHDL语言一般结构 VHDL语言一般结构 VHDL语言基本单元组成：实体说明+构造体说明 3.1.1 实体说明 实体声明格式 实体声明格式 格式说明 2）类属参数 2）类属参数 3）端口名 4）端口模式（方向） 5)端口数据类型 实体声明格式 注意事项 实体说明举例 3.1.2 构造体（结构体）ARCHITCTURE 构造体 结构体的语法格式 Architecture 结构体名 of 实体名 is 【声明语句】 Begin 功能描述语句 End 【结构体名】； 结构体的语法格式 Architecture 结构体名 of 实体名 is 【声明语句】 Begin 功能描述语句 End 【结构体名】； 结构体的语法格式 在一个结构体中说明和定义的数据类型、常数、元件、函数和过程只能用于这个结构体中，若希望其能用于其他的实体或结构体中，则需要将其作为程序包来处理。 结构体的语法格式 Architecture 结构体名 of 实体名 is 【声明语句】 Begin 功能描述语句 End 【结构体名】； 结构体的语法格式 3.2 Vhdl 构造体描述的三种方法 Vhdl 构造体描述的三种方法 Vhdl 构造体描述的三种方法 Vhdl 构造体描述的三种方法 结构描述： 3.3 VHDL语言构造体的子结构描述 3.3.1 BLOCK语句结构 例 用BLOCK语句描述二选一选择器 用BLOCK语句描述CPU总线控制 （P83 例4-21） Block语句的嵌套(P82 例4-20) 卫式block语句 例 卫式block语句描述D触发器 3.3.2 进程语句（process) 例 process语句实现二选一数据选择器 进程（process)的同步描述 3.3.3 子程序（subprogram)结构描述 3.4.2 包集合 3.4.3 配置 例：半加器 (entity) 例：半加器 (architecture A1) 例：半加器 (architecture A2) 例：全加器──由半加器组成 例：全加器──由半加器组成 例：全加器──由半加器组成 例 Architecture A1 of Half_Adder is component XOR2 port ( I1, I2: in BIT; Out1: out BIT); end component; component AND2 port ( I1, I2: BIT; Out1: out BIT); end component; begin A: XOR2 port map (X, Y, Sum); B: AND2 port map (X, Y, Carry); end A1; Architecture A2 of Half_Adder is begin Sum = X xor Y after 5 ns; Carry = X and Y after 5 ns; end A2; entity Full_Adder is port (A, B: in BIT; Carry_In: IN BIT; Sum, Carry: out BIT); end Full_Adder; BLOCK语句结构 PROCESS语句结构 SUBPROGRAMS(子程序）结构 三种： 格式： [块结构名：]BLOCK 块头 {说明语句} BEGIN {并发处理语句} END BLOCK 块结构名； 一个构造体内可以包含多个BLOCK语句，每个BLOCK语句描述一个子模块的功能，相当于电原理图中子原理图。 generic 语句、generic map语句、 port 语句、port map语句实现信号的映射及参数的定义。可有可无 可有可无 同构造体的定义语句，对BLOCK语句用到的数据类型定义，常数说明，信号说明，元件说明，子程序说明及子程序体，USE子句。 ENTITY MUX IS PORT(D0 , D1,SEL:IN BIT； Q : OUT BIT)； END MUX； ARCHITECTURE CONNECT OF MUX