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Zhaokai PCI Express物理层一致性测试项目 PCI Express物理层电参数测量– 损耗与抖动 PCI Express物理层电参数测量仪器设置 测试主板/MCH/系统: 需要使用GoldenReference的负载板 测试夹具CLB,支持x1,x4, x8, x16 PCI-Ex,将相关的测试点引导出来,供连接到示波器进行信号采集 需要使用6GHz或以上带宽的示波器 运行PCI-Ex的一致性测试软件 PCI-E测试结果 时间测量: 眼宽, 上升/下降时间, UI, 数据率,差分对时延偏差 幅度测量: 眼高, 差分输出电压, 高幅度, 低幅度, 共模AC与DC电 压, 预加重幅度等 抖动测量: Rj/Dj分离,BER, 250个连续周期的Median-Max Outlier Jitter,BER=10-12时的眼睛睁开度, TIE, PLL TIE,抖动趋势, 抖动频谱,Bath-Tub曲线 PCI-Ex模板与参数通过失败检验 PCI-E物理层信号完整性测试小结 了解PCI-E 测试规范 PCI-E 1.0/1.1/2.0 选择合适的测试点 Tx,Rx 选择合适的测试连接 探头直接连接，测试夹具连接 选择合适的测试仪器 带宽，采样率，采集内存 选择测试软件 PCI-SIG提供，测试仪器公司提供 PCI-E信号完整性分析方法 眼图分析，抖动分析，误码分析 内容 高速信号故障发现和定位技巧 高速差分LVDS的测试方法 高速串行总线的信号完整性测试 高速标准总线的测试方法和实例（PCIExpress） DDR总线测试 SDRAM演化 设计挑战 Design challenges confronting the board designer can be summarized as follows: ? Routing requirements ? Power supply and decoupling, which includes the DDR devices and controller, the termination rail generation (VTT), and reference generation (VREF) ? Proper termination for a given memory topology SSTL信号 DDR总线中的信号完整性问题 Reflection Via Reference Trace branch/Stub S/H violation Skew Slew rate Jitter Clock Power/Noise 信号的探测… DDR的测量项目 R/w Latency Setup Hold Time Slew Rates Clock to Strobe Skew Strobe to Data Skew Clock Variation (Jitter) Eye Diagrams (Jitter - Noise) DDR Setup and Hold Base Measurements Measure from low to high on the source waveforms, rather than midpoint to midpoint. These are “base” measurements. According to JEDEC specification need to modified depending on the slew rate of data and strobe signal. The JEDEC specification provides the derating table. Vref = 750mV (it is about 0.5*VDD and VDD is 1.5V) VIH (ac) Min = Vref + 175 mV ( so 925mV) VIH (dc) Min = Vref + 100mV (so 850 mV) VIL(dc) Max = Vref -100mV (so 650 mV) VIL (ac) Max = Vref – 175mV (so 575 mV) DDR复杂性-Command信号 DDR双向总线测量 DDR总线时序测试 Write cycle信号测试 Read cycle信号测试 DDR测试的关键-读写分离 通过触发或其他方法将信号的Read和Write cycle区分来 Preample的宽度 Preample的极性 Preample的幅度 Preample的上升斜率 或触发R/W-信号 业内还有自动化测量方案用以完整JEDEC规范测试 茶歇和Q/A 内容 什么是眼图 眼图