从算法设计到硬线逻辑的实现培训课件.pptVIP

在Verilog 模块中有三种方法可以生成逻辑电路： - 用 assign 语句： assign cs = ( a0 ~a1 ~a2 ) ; - 用 元件的实例调用： and2 and_inst ( q, a, b); - 用 always 块： always @ (posedge clk or posedge clr) begin if (clr) q= 0; else if (en) q= d; end Verilog HDL模块中的逻辑表示 a b c d e 精品文档 如在模块中逻辑功能由下面三个语句块组成 ： assign cs = ( a0 ~a1 ~a2 ) ; // -----1 and2 and_inst ( qout, a, b); // -----2 always @ (posedge clk or posedge clr) //-----3 begin if (clr) q= 0; else if (en) q= d; end 三条语句是并行的，它们产生独立的逻辑电路； 而在 always 块中: begin 与 end 之间是顺序执行的。 并行和顺序逻辑关系的表示 精品文档 Verilog模块中的信号 只有两种主要的信号类型： - 寄存器类型： reg 在always 块中被赋值的信号，往往代表 触发器，但不一定是触发器。 - 连线类型： wire 用 assign 关键词指定的组合逻辑的信号 或连线 精品文档 Verilog模块中的信号要点 需要注意的是： - 寄存器 ( reg )类型不一定是触发器。 - 它只是在 always 块中赋值的信号。 精品文档 Verilog中reg与wire的不同点 用寄存器 (reg)类型变量生成组合逻辑举例： module rw1( a, b, out1, out2 ) ; input a, b; output out1, out2; reg out1; wire out2; assign out2 = a ; always @(b) out1 = ~b; endmodule a out2 BUFF b INV out1 精品文档 Verilog中reg与wire的不同点 用寄存器 ( reg )类型变量生成触发器的例子： module rw2( clk, d, out1, out2 ) ; input clk, d; output out1, out2; reg out1; wire out2; assign out2 = d ~out1 ; always @(posedge clk) begin out1 = d ; end endmodule d out2 AND2i1 clk out1 D Q DFF 精品文档 Verilog中两种不同的赋值语句 不阻塞（non-blocking) 赋值语句： always @(posedge clk) begin b = a ; c = b; end clk DFF c D Q D Q a b DFF 精品文档 Verilog中两种不同的赋值语句 阻塞（blocking) 赋值语句： always @(posedge clk) begin b = a ; c = b; end clk DFF c D Q a b 精品文档 两种不同的赋值语句区别要点 不阻塞（non-blocking) 赋值语句 ( b= a)： - 块内的赋值语句同时赋值； - b 的值被赋成新值 a 的操作, 是与块内其他 赋值语句同时完成的； - 建议在可综合风格的模块中使用不阻塞赋值。 阻塞（blocking) 赋值语句 ( b = a)： - 完成该赋值语句后才能做下一句的操作； - b 的值立刻被赋成新值 a; - 硬件没有对应的电路，因而综合结果未知。 精品文档 组合逻辑设计要点 @ 组合逻辑的两种Ver