FPGA架构-淡江电机TKUEE-淡江大学.PPT

力浦電子 VHDL數位電路實習與專題設計 CPLD/VHDL教學 淡江大學 電機系 微處理機實驗 大綱 CPLD簡介與市場現狀 EDA工具-MAX+plusII 圖形設計快速入門-Graphic 圖形編輯的階層式設計 霹靂燈實習 文書設計快速入門-VHDL Graphic與VHDL整合 CPLD簡介與市場現狀 PLD 簡介 可程式化元件的內部連線 CPLD架構 Marocell架構 基於乘積項結構的CPLD邏輯實現範例 FPGA架構-Altera FLEX10K內部結構 EAB內部構造 LAB內部構造 邏輯單元(LE)內部結構 基於LUT結構的FPGA邏輯實現範例 FPGA/CPLD 設計流程 可程式化元件 FPGA/CPLD應用 FPGA/CPLD市場現況 EDA工具-MAX+plusII MAX+plus II MAX+plus II --- Design Entry MAX+plus II --- Project Processing MAX+plus II --- Project Verification MAX+plus II --- Device Programming 實驗平台 --- FPT-3 實驗平台 --- LP-2900 實驗平台 --- LP-2900 採用 Altera FLEX10K 系列元件 EPF10K10TC144-4 支援大約10000閘的設計 下載資料至 FPGA 元件的方式 ByteBlaster 下載 (使用 PC 的 LPT Port) EPROM 下載 (須先將資料燒錄至 EPROM) 使用 PrintPort 下載 準備 *.sof 檔案（編譯後會自動產生） 執行:MAX+Plus2-Programmer-File-Select Program File… 範例: C:\Leap-2900\*.sof 使用 EPROM 下載 將 *.hex 檔案燒綠至 EPROM 中 將 EPROM 置入 AU3 IC 座 按 RESET 鍵一次 圖形設計快速入門Graphic 圖形設計快速入門 1/7 【File】→【New】，選擇圖形編輯檔（Graphic Editor file） 圖形設計快速入門 2/7 【File】→【Save as…】，將編輯檔案命名為halfadd.gdf存入指定的資料夾中（不可將檔案存放於根目錄下，且資料夾名稱不可以為中文） 圖形設計快速入門 3/7 【File】→【Project】→【Set Project to Current File】，將專案(project)名稱設定成與現在所編輯的檔案名稱一致 圖形設計快速入門 4/7 選擇..\maxplus2\max2lib\prim元件庫內的邏輯閘 圖形設計快速入門 5/7 輸入xor、and2、input及output等symbol 圖形設計快速入門 6/7 元件腳位的連線 圖形設計快速入門 7/7 輸入與輸出腳位的命名 檔案的編繹 1/2 儲存、檢查和簡易編繹 【File】→ 【Project】→【Save Check】 檔案的編繹 2/2 進行簡易的編繹 【Processing】→【Functional SNF Extractor】 在Compiler視窗下按Start 功能編譯處理程序 Compiler Netlist Extractor 產生.cnf檔, 檢查程式是否正確 Database Builder 建構節點名稱資料庫 Functional SNF Extractor 產生提供功能模擬使用之.snf檔 電路的功能模擬 1/6 開啟一個新的檔案 【File】→【New】→【Waveform Editor file】 電路的功能模擬 2/6 設定模擬時間 【File】→【End Time…】 設定格線間距 【Options】→ 【Grid Size…】 顯示格線 【Options】→ 【Show Grid】 電路的功能模擬 3/6 輸入所欲分析的電路節點 【Node】→【Enter Nodes from SNF…】 電路的功能模擬 4/6 電路的功能模擬 5/6 輸入腳位的波形定義 電路的功能模擬 6/6 執行模擬 【Max+plusII】→【Simulator】，按下Start 時序分析器（Timing Analyzer）的使用 1/2 重新編繹 【File】→【Project】→【Save Check】 在【Processing】下取消【Functional SNF Extractor】的勾選以進行完整的編繹，此時時序的模擬結果便會加入延遲的因素考量 時序分析器（Timing Analyzer）的使用 2/2 【MAX+plusII】→【