标准单元包的低漏功耗设计和研究【开题报告】.docVIP

毕业设计开题报告 电子信息科学与技术 标准单元包的低漏功耗设计和研究 一、选题的背景与意义 自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。 随着制造工艺的发展，IC设计已经进入了纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的工艺水平正将进入65nm；2009年，Intel酷睿i系列创纪录采用了领先的32nm工艺，并且下一代22nm工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如Intel的1.5GHz Pentium Ⅳ处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。 电路功耗分为动态功耗和静态功耗。针对低功耗设计，在过去的工艺中，设计者多是将研究重心放在降低动态功耗之上，因为相比之下，静态功耗占的比例很小，实现低动态功耗设计即等于实现了低功耗设计目标；而现在的状况发生了极大的变化，当制造技术发展到纳米级工艺时，由漏电流引起的静态功耗正在不断接近、达到动态功耗的水平。图1揭示了随着工艺进步，动态功耗和静态功耗的变化趋势。 图1：Intel公司CPU 单位面积功耗变化趋势 图中白色柱状图表示晶体管集成度以100%程度提高时，动态和静态功耗变化趋势，灰色柱状图表示晶体管集成度以50%程度提高时，动态和静态功耗变化趋势。可见，若CPU集成度以50%提高时，尽管动态功耗不断下降，但静态功耗急速提升，总功耗仍将不断攀升；若集成度采用传统习惯的100%提高，则两者功耗都在增大，而静态功耗的比例会越来越重；当达到45nm工艺时，静态与动态功耗基本持平。注意到，图中的纵坐标是以10倍比例递增的，可见功耗增长速度之快。因此，研究电路的静态功耗已成为低功耗设计不可忽略和回避的问题，并且将导致低功耗设计研究方向和重心的偏移。低漏功耗的研究对于集成电路的进一步发展具有至关重要的影响。 目前，就IC设计来说，ASIC技术是集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑。标准单元质量的好坏（功耗、面积、可测试性、可复用性等）及其发展状况，将直接影响ASIC设计技术的发展和集成电路产业的发展。同样，如果能降低标准单元的功耗，那么就能实现整个电路功耗的显著减少，因此，探索低功耗标准单元设计方法具有重要的学术意义和实用价值。 ASIC设计主要可分为全定制设计和半定制设计方法。半定制方法相比于全定制方法，有一个显著的优点，即对于给定的工艺，单元只需要设计和验证一次，就可以重复利用，分摊了设计成本，缩短了设计周期，降低了设计难度。全定制设计适合应用于性能要求高的产品设计，而半定制设计应用的范围相对宽广的多。采用半定制设计方法显然更适合本课题的研究工作，故本课题将采取半定制的设计方法来完成基于标准单元的低漏功耗设计，并与商业化的标准单元进行比较，从而验证其功耗减小的效果。 二、研究的基本内容与拟解决的主要问题： 本课题研究的是标准单元包低漏功耗的实现方法，因此首先需要对商业化标准单元包进行单元前仿，了解其功耗具体数值，然后再通过应用电路级低功耗设计技术设计标准单元版图，并使用Cadence抽取工具设计布局布线库以及Synopsys?liberty NCX和Hspice对标准单元库进行单元表征，最后以Cadence ?SOC Encounter、Synopsys ? DesignCompile、Synopsys ?PrimeTime等作为基本验证工具，验证其功耗小于商业化的标准单元，并描述其减小的效果。 标准单元包包含诸多基本单元，如与或非基本门电路，同或门，异或门，加法器，乘法器，触发器等，由于限于时间和精力，本课题将完成与或非三种基本门电路的标准单元低漏功耗设计作为基本任务和目标。 课题研究中将会遇到许多难题，目前来说，主要问题包括：(1)选定适当的技术方法来实现低漏功耗设计，本课题拟将采用沟道长度调制技术；(2)学习理解沟道长度调制技术的工作原理，掌握其制作方法，并应用于制作标准单元；(3)学习掌握标准单元的制作流程以及标准单元库的定义设计；(4)掌握架设验证平台的方法原理；(5)学会使用多种软件工具。