verilog组合逻辑通配符.docxVIP

组合逻辑通配符”*” 在绝大多数编程语言中，’*’的含义都是通用标配符，那么在Verilog中是不是也一样呢？为此，用modelsim做了一个实验。 说明：这里，被测试的电路中，输出out等于其本身加上输入in，但要在‘*’的触发下才能发生；在testbench模块里，首先复位并初始化各个信号的值，然后再改变各个信号的值，观察out值得变化，以此来判断‘*’的含义。 用modelsim仿真后的波形： 由仿真后的波形可以看出： 当rst_n复位后，也就是其值从1变成0后，out值变0，而out赋值语句是包含在always@（*）中的，也就是rst_n的变化触发了always块的执行，即‘*’包含了rst_n信号。 in每变一次值，always块都执行了一次，out都加上了in的值，说明‘*’包含了in信号。 之后，en不停地改变其值，但out并不改变，说明‘*’不包含en信号。 实验结论：在Verilog中，‘*’只包含其always块中出现的所有信号。 明德扬补充说明： 1. 组合逻辑的敏感列表一律用”*”，防止信号遗漏情况。 2. 实验中的组合逻辑，用到了复位信号rst_n，注意，这是为了实验讲解，实际上组合逻辑是没有复位信号的，同时复位信号也只能连到寄存器的复位端。 3. 如果没有复位信号，那么组合逻辑的初值怎么确定？这是相当多同学的疑问。其实这是不需要考虑初值的。例如下面代码 always@(*)begin if(c=0) a = b; else a = d; end 这段代码就没有考虑a的初值。那么是不是意味着复位时a的值是不定态呢？不是的。假设bcd寄存器的输出信号，寄存器一定有复位值，因此复位时bcd值是确定的，从而根据上面代码，a的值也是确定的。即使bcd是组合逻辑的输出，按照同样思路推导，其条件信号最终还是由寄存器确定。也就是说，复位时，寄存器的值是确定的，从而决定了其组合逻辑值也是确定的。 4. 组合逻辑代码中用到了out = out+in，这个代码也是不允许的。因为这是组合逻辑环。FPGA两个寄存器之间，是单向传输信号的，不允许组合逻辑里的信号，又环回来做条件。