第2章 可编程逻辑器件.pptVIP

图 2-37 XC4000E的CLB结构图 * （1） 逻辑函数发生器 这里所谓的逻辑函数发生器， 在物理结构上实际就是一个2n×1位的SRAM， 它可以实现任何一个n变量的组合逻辑函数。因为只要将n个输入变量作为SRAM的地址，把2n个函数值存到相应的SRAM单元中， 那么SRAM的输出就是逻辑函数。 通常将逻辑函数发生器的这种结构称为查找表LUT（Look Up Table）。 * 在XC4000E系列的CLB中共有3个函数发生器， 它们构成一个二级电路。在第一级中是两个独立的4变量函数发生器，它们的输入分别为G1～G4和F1～F4，输出分别为G′和F′，在第二级中是一个3变量的函数发生器，它的输出为H′，其中一个输入为H1，另外两个输入可以从SR/H0和G′、 DIN/H2和F′中各选一个信号； 组合逻辑函数G′或H′可以从Y直接输出， F′或H′可以从X直接输出。 这样， 一个CLB可以实现高达9个变量的逻辑函数。 * （2） 触发器 在XC4000E系列的CLB中有两个边沿触发的D触发器， 它们与逻辑函数发生器配合可以实现各种时序逻辑电路。 触发器的激励信号可以通过可编程数据选择器从DIN、G′ 、 F′和H′中选择。对于两个触发器共用时钟K和时钟使能信号EC来说， 任何一个触发器都可以选择在时钟的上升沿或下降沿触发，也可以单独选择时钟使能为EC或1（即永久时钟使能）。 两个触发器还有一个共用信号——置位/复位信号SR， 它可以被编程为对每个触发器独立的复位或置位信号。另外，每个触发器还有一个全局的复位/置位信号（图2-34中未画出），用来在上电或配置时将所有的触发器置位或清除。 * （3） 快速进位逻辑 为了提高FPGA的运算速度， 在CLB的两个逻辑函数发生器G和F之前还设计了快速进位逻辑电路，如图2-38所示。 例如， 函数发生器G和F可以被配置成2位带进位输入和进位输出的二进制数加法器。如果将多个CLB通过进位输入/输出级连起来， 还可以扩展到任意长度。为了连接方便，在XC4000E系列的快速进位逻辑中设计了两组进位输入/输出，使用时只选择其中的一组， 这样在FPGA的CLB之间就形成了一个独立于可编程连接线的进位/借位链。 * 图 2-38 快速进位逻辑电路 * 2．可编程输入/输出块IOB 图 2-39 XC4000E的IOB结构图 * IOB中有输入、输出两条通路。当引脚用作输入时， 外部引脚上的信号经过输入缓冲器，可以直接由I1或I2进入内部逻辑， 也可以经过触发器后再进入内部逻辑；当引脚用作输出时，内部逻辑中的信号可以先经过触发器，再由输出三态缓冲器送到外部引脚上，也可以直接通过三态缓冲器输出。 通过编程， 可以选择三态缓冲器的使能信号为高电平或低电平有效，还可以选择它的摆率（电压变化的速率）为快速或慢速。 快速方式适合于频率较高的信号输出， 慢速方式则有利于减小噪声、 降低功耗。 对于未用的引脚，还可以通过上拉电阻接电源或通过下拉电阻接地， 避免受到其它信号的干扰。输入通路中的触发器和输出通路的触发器共用一个时钟使能信号， 而它们的时钟信号是独立的， 都可以选择上升沿或下降沿触发。 * 3． 可编程互连PI 可编程互连PI资源分布于CLB和IOB之间， 多种不同长度的金属线通过可编程开关点或可编程开关矩阵PSM（Programmable Switch Matrix）相互连接， 从而构成所需要的信号通路。 在XC4000E系列的FPGA中， PI资源主要有可编程开关点、 可编程开关矩阵、可编程连接线、进位/借位链和全局信号线。可编程连接线又分为三种类型： 单长线（Single Length Lines）、双长线（Double Length Lines）和长线（Long Lines）。 图2-42是XC4000E系列的PI资源示意图（图中未标出进位/借位链和全局信号线）。 * 图 2-40 可编程互连资源示意图 * 2.5 CPLD/FPGA开发应用选择 CPLD FPGA 内部结构 Product－term Look－up Table 程序存储 内部E2PROM SRAM，外挂E2PROM 资源类型 组合电路资源丰富 触发器资源丰富 集成度 低 高 使用场合 完成控制逻辑 能完成比较复杂的算法 速度 慢 快 其他资源 - EAB，锁相环 必威体育官网网址性 可加密 一般不能必威体育官网网址 表2-9 CPLD与FPGA的性能特点 * FPGA vs CPLD FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个LAB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功