第六章COMBINATIONAL LOGIC DESIGN PRACTICES(2014)—part 4——廖昌俊..pptVIP

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2019-01-14 发布于湖北
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第六章COMBINATIONAL LOGIC DESIGN PRACTICES(2014)—part 4——廖昌俊..ppt

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* 补充例：设计一个组合逻辑电路，输入是一个4位二进制数，当输入能被2或3整除时，要求电路输出高电平，不能被2或3整除时输出低电平。判断图示电路是否存在险象。如果存在险象，如何克服？ * A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 真值表 1 0 1 1 1 0 1 0 1 1 1 0 1 0 1 1 F Y=ABC＋B’＋C’ 题一题二 A=B=1 , Y=C＋C’ A=C=1 , Y=B＋B’ OR 10 11 01 1 1 1 1 1 1 1 1 0 00 BC A * 例：用4位数值比较器74HC85实现两个5位二进制数的并行比较。必要时可用门电路。 * homework 6.9 6.13 6.16 6.20(a),(c),(e),(f) 6.21 6.24 6.29 6.38 6.43 6.51 6.52 6.53 数字逻辑设计及应用电子科技大学廖昌俊2014 * Demultiplexer（多路分配器） Route the bus data to one of m destinations (把输入数据送到m个目的地之一) 多路复用器 SRCA SRCB SRCZ 多路分配器 BUS DSTA DSTB DSTZ SRCSEL DSTSEL DST : destination SRC : source SEL : select * A binary decoder with an enable input can be used as a demultiplexer (利用带使能端的二进制译码器作为多路分配器) A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 DST0_L DST7_L EN DSTSEL0 DSTSEL1 DSTSEL2 地址选择 —— Enable input is connected to the data line (利用使能端作为数据输入端) EN_L EN 数据输入 SRC * 6.8 Parity Circuit (奇偶校验电路) Odd-Parity Circuit（奇校验电路） Output is 1 if an odd number of its inputs are 1. (如果输入有奇数个1，则输出为1。) Even-Parity Circuit（偶校验电路） Output is 1 if an even number of its inputs are 1. (如果输入有偶数个1，则输出为1。) 回顾：用什么可以判断1的个数？？？ * 6.8 Parity Circuit (奇偶校验电路) A0 ? A1 ? … ? An = 1 变量为1的个数是奇数 0 变量为1的个数是偶数 Output of odd-parity circuit is inverted, we Get an even-parity circuit. (奇校验电路的输出反相就得到偶校验电路) N XOR gates may be cascaded to form a circuit with n+1 inputs and a single output. (n个异或门级联，形成具有n+1个输入和单一输出的电路) * Review of XOR AND XNOR ( 回顾异或、同或运算) A?B=(A⊙B)’ A?B’=A⊙B A?B=A⊙B’ Any