fpga跨时钟设计.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 总线信号跨时钟域 直接使用同步器会带来问题 正确方法 保持寄存器加握手信号 异步fifo设计 以上两种方法都要使用同步器 保持寄存器和握手 部分握手 全握手 缺点：延迟比较多 保持寄存器和握手 FIFO 同步FIFO：写时钟和读时钟为同一个时钟 异步FIFO：写时钟和读时钟为独立时钟 跨时钟域的数据信号需要用到异步FIFO，隔离时钟域，匹配读写速度 FIFO写满和读空标志的产生 读写指针比较产生 同步FIFO直接把读写时钟比较或运算产生 异步FIFO由于读写指针不同时钟域，比较前指针必须同步化 由于二进制的指针会出现多位同时跳变，直接由同步器进行同步化会有问题 异步FIFO设计 根据full和empty产生方法分为： Binary Code 结合保持握手 二进制寻址，二进制同步化后比较产生空满标志 Gray Code结合同步器 二进制寻址，Gray码同步化后，比较产生空满标志 Gray码寻址，Gray码同步化后，比较产生空满标志 1.Binary Code 结合保持握手 保持寄存器保持的是二进制的读\写指针 2.Gray Code结合同步器 Gray码寻址，Gray码同步化后，比较产生空满标志 二进制寻址，Gray码同步化后，比较产生空满标志 空满标志的产生 跨时钟域处理实例 通用黑白平台CPU接口（45Mhz－ 60Mhz） 通用黑白平台DSP和DSC的接口（60Mhz－100Mhz） 总结 多时钟域设计不可避免 减少亚稳态的风险 工具不能保证，只能靠设计来保证 同步化技术的选用要结合具体的情况 同步器 保持和握手 异步FIFO Thanks！ * * * * * * * 主要内容 局部同步设计概念 跨时钟域的问题 亚稳态（metastability） 同步失败（synchronize failure） 同步化 同步器（synchronizer） 保持寄存器和握手（hold and handshake） 异步FIFO设计(asynchronous FIFO) 为什么讨论多时钟域设计 全同步设计（totally synchronous） 一个时钟 全异步设计（totally asynchronous） 没有时钟 全局异步,局部同步设计（globally asynchronous，locally synchronous） 多个独立时钟域，同一时钟域内同步 这是我们关心的多时钟域设计 不可避免,单一时钟不能满足设计的需求 亚稳态 什么是亚稳态 引起亚稳态的原因 亚稳态对系统可靠性的危害 如何评估其危害－MTBF 如何减少亚稳态的风险 什么是亚稳态 a metastable output is undefined or oscillates between HIGH and LOW for an indefinite time due to marginal triggering of the circuit. This marginal triggering is usually caused by violating the storage elements’ minimum set-up and hold times. When sampling a changing data signal with a clock ... the order of the events determines the outcome.The smaller the time difference between the events, the longer it takes to determine which came first.When two events occur very close together, the decision process can take longer than the time allotted,and a synchronization failure occurs. 亚稳态最终收敛于0或1或者振荡 引起亚稳态的原因 在数据跳变期间采样 建立或保持时间不满足 跨时钟域的信号和同步时钟之间的关系不能确定 单一时钟域内工具确保建立保持时间，不出现亚稳态 从tsu ,th和tco的角度看亚稳态 亚稳态对系统可靠性的危害 同步失败（Synchronize Failure） 系统失败（System Failure） 按概率出现；发生概率可能达到可靠性要求无法接受的程度。 如何评估其危害－MT